SU1173418A1 - Устройство дл ввода-вывода информации - Google Patents

Устройство дл ввода-вывода информации Download PDF

Info

Publication number
SU1173418A1
SU1173418A1 SU843686881A SU3686881A SU1173418A1 SU 1173418 A1 SU1173418 A1 SU 1173418A1 SU 843686881 A SU843686881 A SU 843686881A SU 3686881 A SU3686881 A SU 3686881A SU 1173418 A1 SU1173418 A1 SU 1173418A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
register
outputs
synchronizer
Prior art date
Application number
SU843686881A
Other languages
English (en)
Inventor
Алдис Альбертович Берзиньш
Сергей Юрьевич Громов
Андрей Мстиславович Казаков
Игорь Валентинович Ленский
Евгений Романович Лившиц
Александр Леонидович Рейзин
Original Assignee
Рижское Производственное Объединение Вэф Им.В.И.Ленина
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Рижское Производственное Объединение Вэф Им.В.И.Ленина filed Critical Рижское Производственное Объединение Вэф Им.В.И.Ленина
Priority to SU843686881A priority Critical patent/SU1173418A1/ru
Application granted granted Critical
Publication of SU1173418A1 publication Critical patent/SU1173418A1/ru

Links

Landscapes

  • Multi Processors (AREA)

Abstract

1. УСТРОЙСТВО ДЛЯ ВВОДА-ВЫВОДА ИНФОРМАЦИИ, содержащее периый и второй регистры, блок пам ти, блок св зи, первый элемент ИЛИ и генератор импульсов, первый, вход-выход первого регистра  вл етс  входом выходом устройства, второй вход выход подключен, к первому информационному входу-выходу блока св зи, управл ющий вход которого соединен с выходом элемента ИЛИ, первый вход которого  вл етс  входом устройства , выход блока св зи  вл етс  выходом устройства, второй информационный вход-выход блока св зи подключен к первому информационному входу-выходу второго регистра, второй информационный вход-выход подключен к входу-выходу блока пам ти, выход соединен с входом генератора импульсов , отличающе ее   тем, что, с целью повышени  быстродействи  устройства, в него введены элемент И и управл ющий синхрониш (Л затор, синхровходы которого подключены к выходам второго регистра и генератора импульсов соответственно, выходы синхронизатора и генератора соединены с соответствующими входами элемента И, выход которого подключен к второму входу элемента ИЛИ. со 4 00

Description

2. Устройство по п. 1, отличающеес  тем, что синхронизатор содержит третий регистр, счетчик, первую и вторую группы элементов И и второй элемент ИЛИ, выход которого  вл етс  выходом синхронизатора , вход третьего регистра и установочный вход счетчика  вл ютс  управл ющим входом синхронизатора , счетньш вход счетчика и первый одного из элементов И первой группы . вл ютс  синхровходом
73418
синхронизатора, выходы и первые входы соседних элементов И первой группы соединены, выходы счетчика соединены с вторыми входами элементов И первой группы, выходы которых подключены к первым входам элементов И второй группы, вторые входы которых подсоединены к соответствующим выходам третьего регистра, а выходы элементов И второй группы подключены к соответствующим зходам второго элемента ИЛИ.
Изобретение относитс  к вычислительной технике и может быть исполь зовано при разработке быстродейству щих устройств управлени  вводом-выводом , Цель изобретени  - повьшение быстродействи  устройства. На фиг. 1 показана структурна  схема предлагаемого устройства; на фиг. 2 - структурна  схема блока св зи; на фиг, 3 - структурна  схем генератора импульсов; на фиг. 4 структурна  схема синхронизатора; на фиг. 5 - временна  диаграмма работы устройства, На фиг. 1-5 обозначены первый регистр 1, блок 2 св зи, второй регистр 3, блок 4 пам ти, генератор 5 импульсов, первый элемент ИЛИ 6, синхронизатор 7, элемент И 8, друго счетчик 9, триггер 10, первый генерирующий элемент 11, другой элемент И 12, третий регистр 13, триггеры 13.1-13,4 третьего регистра, счетчик 14, элементы И 15,1-15,4 и 16.1 16,4 первой и второй групп,второй элем ИЛИ 17, генератор 18, с первого по третий элементы И 19-21, триггер 22 и 23, выход 24 устройства, счетчик 25, дещифратор 26, четвертый и п тый элементы И 27 и 28, другие триггеры 29 и 30 и формирователи 31-34, На фиг. 5 сигналы на выходах эле ментов устройства совпадают с номерами элементов 15-1-15 - п, которые соединены соответственно с первыми входами логических элементов И 16-1-16-п, вторые входы которых соединены соответственно с выходами триггеров 13-1 - 13-п, выходы логических элементов И 16-1 - 16-п соединены с входами логического элемента ИЛИ 17, В качестве регистра 13 могут быть использованы интегральные микросхемы К155ТМ5, в качестве счетчика 14 - интегральные микросхемы К155ИЕ5, в качестве логических элементов И 15-1 - 15-п и 16-1 - 16-п интегральные микросхемы К155ЛИ1, в качестве логического элемента ИЛИ 17 - интегральные микросхемы К155ЛЛ1, Ьключенные согласно паспортным данным, Указанна  реализаци   вл етс  приме ром осуществлени  делени  управл ющих сигналов с частотой кратной двум. Дл  получени  другой частоты в качестве счетчика 14 можно использовать интегральную микросхему КР580ВИ53, включенную согласно паспортным данным. Генератор 5 работает следующим образом. Сигнал, поступающий из регистра 3, устанавливает счетчик 9 в состо ние , соответствующее количеству слоев ввода-вывода, участвующих в обмене, а также устанавливает триггер 10 в единицу. Счетчик 9 работает в режиме вычитани . Его. содержимое уменьшаетс  на единицу после прихода каждого импульса с выхода элемента И 12, Сигнал заема, соответствующий состо нию нул  в счетчике 9, устанавливает триггер 10 в нуль (сбра3 сывает), запреща  тем самым прохождение импульсов от элемента 11 чере элемент ИЛИ 17 к элементу И 8 синхронизатору 7. Такое состо ние соответ твует окончанию обмена. Синхронизатор 7 работает следующ образом. Из регистра 3 поступает сигнал, устанавливающий регистр 13 в состо  ние, соответствующее параметру 1. Счетчик 14 управл етс  генератором Импульсы со счетчика поступают на первые входы элементов И 15-1 - 15первой группы, соединение которых обеспечивает требуемые периоды следовани  управл ющих сигналов сопровождени  передачи блока данных (на фиг. 4 частота кратна двум). Импульсы с выходов элементов И 15-1 - 15-п первой группы поступают на первые входы элементов И 16-1 16-п второй группы, на вторые Bxcjf ды которых поступают сигналы с регистра 13. При совпадении активных сигналов на входе элемент И 16 пропустит сигнал с-выхода элемента И 15 через элемент ИЛИ 17. Таким образом обеспечиваетс  необходимый период следовани  сигналов сопровождени . Работа синхронизатора отражена на временной диаграмме (фиг. 5). Блок 2 св зи работает следующим образом. Генератор 18 вьфабатывает импульсы , переключающие счетчик 25, который управл ет дешифратором 26. Если поступит сигнал от элемента ИЛИ 6, сигналы на которьм поступают от устройства ввода-вывода, то буде взведен триггер 23, это приводит к тому, что при соответствукнцем состо нии счетчика 25 дешифратор 26 через элемент И 28 взведет триггер 30, который сбросит триггер 23 и вы работает разрешающий сигнал дл  формирователей 32 и ЗА, управл ющих обменом между устройствами ввода-вы вода и регистром 3. Аналогично блок 2 св зи работает при поступлении сигнала от регистра 1 обмена, который соединен с центральным процессом. Под воздействием сигналов, поступающих с выходов триггеров 29 или 30 через элементы И 20 и 21, элемен И 19, соединенный с выходами элемен 184 тов и 20 и 21, запрещает изменение состо ни  счетчика 25 и триггеров 29 и 30 до конца обмена между устройствами ввода-вывода и регистром 3 или между центральньм процессором и регистром 3, с которыми соединен блок 4 пам ти. Устройство работает следующим образом . Команда начала обмена из центрального процессора через регистр 1 и бло:: 2 св зи поступает к устройствам ввода-вьюода, инициирует обмен. а также определ ет его направление. Перед началом обмена центральный процессор устанавливает через регистр 3 регистр 13 в состо ние,соответствующее желаемому коэффициенту делени , т. е. требуемой паузе дл  прин ти  решени  об окончании либо продолжении обмена. Затем центральный процессор устанавливает в регистре данных код, соответствующий количеству слов ЭВМ в одном слове устройства ввода-вывода , который поступает в генератор 5. В соответствии с этим кодом генератор 5 вьщает серию сигналов, сопровождаюш 1х передачу блока данных. Синхронизатор 7 одновременно выдает серию сигналов с требуемой частотой. Импульсы с генератора 5 синхронизатора 7 через элемент И 8, элемент ИЛИ 6 и блок 2 св зи поступают в регистр 3. Каждый импульс сопровождает передачу блока данных. В паузах между сигналами сопровождени  блока данных, определ емых установленным периодом, центральный процессор определ ет закончен ли обмен с устройством ввода-вывода и в зависимости от этого либо заканчивает его, либо продолжает. Те слова устройства ввода-вывода, которые поступают от внешних устройств во врем  паузы, и не записываютс  в блок 4 пам ти, считываютс  при повторении обмена. Таким образом, предлагаемое устройство управлени  вводом-выводом обеспечивает оперативную обработку информации, сокраща  непроизводительные затраты времени на повторные операции ввода-вьгаода. По сравнению с прототипом повышаетс  производительность системы ЭВМ - вычислительные устройства.
i-s
I u
s. g
.
1
(риг.З ОтыпистрвЗ - 13-1 ПЗ hn Pfiuemp /J
ф|/. V От цифрового упра 1л еного инегюговв
Фиг. 5

Claims (2)

1. УСТРОЙСТВО ДЛЯ ВВОДА-ВЫВОДА ИНФОРМАЦИИ, содержащее первый и второй регистры, блок памяти, блок связи, первый элемент ИЛИ и генератор импульсов, первый, вход-выход первого регистра является входом выходом устройства, второй вход выход подключен к первому информационному входу-выходу блока связи, управляющий вход которого соединен с выходом элемента ИЛИ, первый вход которого является входом устройства, выход блока связи является выходом устройства, второй информационный вход-выход блока связи подключен к первому информационному входу-выходу второго регистра, второй информационный вход-выход подключен к входу-выходу блока памяти, выход соединен с входом генератора импульсов, отлйчающе е с я тем, что, с целью повышения быстродействия устройства, в него введены элемент И и управляющий синхронизатор, синхровходы которого подключены к выходам второго регистра и генератора импульсов соответственно, выходы синхронизатора и генератора соединены с соответствующими входами элемента И, выход которого подключен к второму входу элемента ИЛИ.
SU ,1173418 <put. 1
2. Устройство по п. 1, о т л ичающееся тем, что синхронизатор содержит третий регистр, счетчик, первую и вторую группы элементов И и второй элемент ИЛИ, выход которого является выходом синхронизатора, вход третьего регистра и установочный вход счетчика являются управляющим входом синхронизатора, счетный вход счетчика и первый вход одного из элементов И первой группы являются синхровходом синхронизатора, выходы и первые вхо ды соседних элементов И первой труп пы соединены, выходы счетчика соеди йены с вторыми входами элементов И первой группы, выходы которых подключены к первым входам элементов И второй группы, вторые входы которых подсоединены к соответствующим выходам третьего регистра, а выходы элементов И второй группы подключены к соответствующим входам второго элемента ИЛИ.
SU843686881A 1984-01-05 1984-01-05 Устройство дл ввода-вывода информации SU1173418A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU843686881A SU1173418A1 (ru) 1984-01-05 1984-01-05 Устройство дл ввода-вывода информации

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU843686881A SU1173418A1 (ru) 1984-01-05 1984-01-05 Устройство дл ввода-вывода информации

Publications (1)

Publication Number Publication Date
SU1173418A1 true SU1173418A1 (ru) 1985-08-15

Family

ID=21098346

Family Applications (1)

Application Number Title Priority Date Filing Date
SU843686881A SU1173418A1 (ru) 1984-01-05 1984-01-05 Устройство дл ввода-вывода информации

Country Status (1)

Country Link
SU (1) SU1173418A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Патент US № 4292668, кл. G 06 F 13/00, опублик. 1981. Авторское свидетельство СССР № 586452, кл. G 06 F 13/00, 1976. *

Similar Documents

Publication Publication Date Title
US4133043A (en) Shift register type memory
SU1173418A1 (ru) Устройство дл ввода-вывода информации
US4352181A (en) Device for synchronising multiplex lines in a time-division exchange
US4238834A (en) Apparatus for coordinating real time transfer of data from a processor to a magnetic media device
SU1403069A1 (ru) Устройство дл сопр жени ЭВМ с внешними устройствами
SU1501156A1 (ru) Устройство дл управлени динамической пам тью
SU1594555A2 (ru) Устройство дл сопр жени двух электронно-вычислительных машин
US3740726A (en) Left zero circuit for key entry device
SU1352475A1 (ru) Трехканальное устройство дл управлени синхронизацией микропроцессорной системы
SU1234881A1 (ru) Реверсивный регистр сдвига
SU1614016A1 (ru) Устройство дл ввода информации
SU1175020A1 (ru) Устройство регулируемой задержки
SU1388845A1 (ru) Устройство дл определени экстремального числа
SU1179356A1 (ru) Устройство дл ввода-вывода информации
SU1336002A1 (ru) Асинхронное приоритетное устройство
SU1249514A1 (ru) Устройство дл управлени прерывани ми
SU1242945A1 (ru) Микропрограммное устройство управлени
SU1388883A1 (ru) Устройство межмодульной св зи дл системы коммутации сообщений
SU1481854A1 (ru) Динамическое запоминающее устройство
SU1198461A1 (ru) Устройство дл программного управлени
SU1305771A1 (ru) Устройство управлени буферной пам тью
SU1152035A1 (ru) Устройство управлени дл доменной пам ти
SU1259276A1 (ru) Адаптер канал-канал
SU1596341A1 (ru) Устройство дл сопр жени двух ЭВМ
SU1246101A1 (ru) Устройство дл синхронизации записи информации