SU1427552A1 - Frequency multiplier - Google Patents
Frequency multiplier Download PDFInfo
- Publication number
- SU1427552A1 SU1427552A1 SU874226184A SU4226184A SU1427552A1 SU 1427552 A1 SU1427552 A1 SU 1427552A1 SU 874226184 A SU874226184 A SU 874226184A SU 4226184 A SU4226184 A SU 4226184A SU 1427552 A1 SU1427552 A1 SU 1427552A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- frequency
- trigger
- output
- counter
- Prior art date
Links
Landscapes
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
Abstract
Изобретение отнбситс к радио- технике и может использоватьс дл З множени частоты а аппаратуре прие- мо-передачи информащш и в системах передачи устр-в вычислительной тех- НИКИ. Цель изобретени - повышение точности умножени .. Умножитель частоты содержит два делител частоты (ДЧ) 1,5, счетчик 2 реверсивный счетчик (РС) 3,. блок 4 сравнени , триггеры 6, элементы ИЛИ 8, 10, элементы И 9, П. С целью повышени точности умножени введены элемент И 12 и элемент ИЛИ 13. Изменение кода на выходах PC 3 вызывает соот ветствующее изменение выходной.час- TOTbi, Процесс изменени кода продолжаетс до момента прихода .на счет- Hbiii вход триггера 7 через элемент . ИЛИ iO импульса входной частоты fef. При поступленни импульса fg и импульса переполнени ДЧ 5 на вход г триггера 7 с другой последовательностью PC 3 переходит из режима сложени в режим вычитани , который задает триггер 6. Если импульсы совпадают хот бы , то импульс совпадени , вьщел ющийс элементом И 12, через элемент ИЛИ 13 поступает на вход установки триггера 7 и устанавливает его в исходное состо ние , т.е. код PC не изменитс и выходна частота остаетс неизменной . 1. Ш1. О SS соThe invention is related to radio engineering and can be used for frequency multiplication in information reception and transmission equipment and in computer transmission systems. The purpose of the invention is to improve the multiplication accuracy. The frequency multiplier contains two frequency dividers (DF) 1.5, counter 2 reversible counter (PC) 3 ,. block 4 comparisons, triggers 6, elements OR 8, 10, elements AND 9, P. In order to increase the multiplication accuracy, the element AND 12 and the element OR 13 are introduced. Changing the code on the outputs of PC 3 causes a corresponding change in the output. code changes continue until the moment of arrival. On the score, Hbiii input of trigger 7 through the element. OR iO pulse input frequency fef. When a pulse fg and an overflow pulse DC 5 are received at the input g of trigger 7 with a different sequence PC 3, the transition from addition mode to subtraction mode, which sets trigger 6. If the pulses coincide at least, then the coincidence pulse, which enters And 12, through the element OR 13 enters the input of the installation of the trigger 7 and sets it to the initial state, i.e. the PC code does not change and the output frequency remains unchanged. 1. Ш1. About SS with
Description
/Л / L
J2aJ2a
ts5ts5
ч1 СП СЛ 1СP1 SP SL 1C
1one
Изобретение относитс к радиотехнике и может быть использовано дл :умножени частоты в аппаратуре при- емо-передачи информации и в системах передачи устройств вычислительной техники. The invention relates to radio engineering and can be used for: frequency multiplication in the equipment for receiving and transmitting information and in the transmission systems of computing devices.
Цель изобретени - повьшение точ- : ко-стн y шoжeни .The purpose of the invention is to increase the precision of: to-y y shog.
: Иа чертеже представлена структурна электрическа схема предложеи- його 5 -1НО5Китф1 частоты.A: Fig. 1 shows the structural electrical circuit of the proposed 5 -1NO5Kitf1 frequency.
Умножитель частоты содержит первый делитель I частоты, счетчик 2, реверсивный счетчик 3, блок 4 сравнени , второй делитель 5 частоты, первый 6 н второй 7 триггеры, пер вмй элемент HJIIi 8, первый элемент И Э,, зторой элемент ИЛИ 10, второй И и третий 12 элементы И и третий элемент ИЛИ 13,The frequency multiplier contains the first frequency divider I, counter 2, reversible counter 3, comparison block 4, second frequency divider 5, the first 6 n second 7 triggers, the first element HJIIi 8, the first element E ,,, the second element OR 10, the second And and the third 12 elements AND and the third element OR 13,
Умножитель частоты работает еле™, дзпощйм образом, Frequency multiplier works barely ™, in a way that
При подаче пускового сигнала на второй вход элемента И 11 сигнал входной частоты fax через элемент И И устанавливает в начальное состо ние счетчик 2, делитель 1 и 5 часто- ты, реверсивный счетч1Пч 3 и через элемент ИЛИ 13 триггер 7 Сигнал опорной частоты fon поступает на счетный вход счетчика 2. При совпаде НИИ выходных кодов счетчика 2 и ре версивного счетчика -3 на выходе блока 4 сравнени по вл етс сигнал выходной частоты f)W)i. который поступает на счетный -вход делител 5 частоты и через элемент ИЛИ 8 устанавливает в состо ние О счетчик 2. При переполнении делител 5 частоты импульс переполнени с его выхода поступает через элемент ИЛИ 10 на вход триггера 7 и устанавливает его Б единичное состо ние,, выходной сигнал через элемент и 9 разрешает поступление на вход делител частоты 1 сигналов опорной частоты Го„ . Сиг налы переполнени с выхода делител 1 частоты поступают иа счётный вход реверсивного счетчика 3. Msi-fe некие кода на выходах реверсивного счетчика 3 вызьшает соответствующее изменение выходной частоты. Процесс изменени кода продолжаетс до момента прихода на счетный вход триггера 7 через элемент ИЛИ 10 импульса входной часто fg .When the start signal is applied to the second input of the And 11 element, the fax input frequency signal through the AND element And sets the counter 2, the divider 1 and 5 to the initial state, reversible counter 3Pch 3 and through the OR element 13 trigger 7 The reference frequency signal fon goes to the counting input of the counter 2. When the SRI of the output codes of the counter 2 and the reversal counter-3 coincides, the output of the comparison unit 4 appears the output frequency signal f) W) i. which enters the counting input of the frequency divider 5 and through the element OR 8 sets counter 2 into state O. When frequency divider 5 overflows, the overflow pulse from its output comes through the element OR 10 to the input of trigger 7 and sets its B unit state ,, the output signal through the element and 9 permits the arrival at the input of the frequency divider 1 of the signals of the reference frequency G0. The overflow signals from the output of the splitter 1 frequency come from the counting input of the reversible counter 3. Msi-fe some code at the outputs of the reversing counter 3 causes a corresponding change in the output frequency. The process of changing the code continues until the trigger 7 arrives at the counting input through the pulse OR input element 10, often fg.
При поступлении и шyльca входной частоты и импульса переполнени де27552 2Upon receipt of both the input frequency and the overflow pulse, de27552 2
лител 5 частоты на вход триггера 7 в другой последователь ности процесс изменени кода реверсивного счетчиг ка 3 происходит аналогично, при этом счетчик 3 переходит из режима сложени в режим вычитани , который задает триггер 6. Если эти импульсы совпадают хот бы частично, то имtO пульс совпадени , выдел ющийс элементом И 12, через элемент ИЛИ 13 поступает на вход установки триггера 7 и устанавливает его в исходное состо ние , т.е. код реверсивного счет15 чика 3 не измен етс и выходна частота остаетс неизменной.The frequency 5 to the input of the trigger 7 in another sequence changes the code of the reverse counter 3 similarly, while the counter 3 moves from the add mode to the subtraction mode, which sets the trigger 6. If these pulses coincide at least partially, then the pulse coincides , an element And 12, through the element OR 13 enters the input of the trigger setup 7 and sets it to its original state, i.e. the code of the reverse counter 3 does not change and the output frequency remains unchanged.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874226184A SU1427552A1 (en) | 1987-04-08 | 1987-04-08 | Frequency multiplier |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874226184A SU1427552A1 (en) | 1987-04-08 | 1987-04-08 | Frequency multiplier |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1427552A1 true SU1427552A1 (en) | 1988-09-30 |
Family
ID=21296918
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU874226184A SU1427552A1 (en) | 1987-04-08 | 1987-04-08 | Frequency multiplier |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1427552A1 (en) |
-
1987
- 1987-04-08 SU SU874226184A patent/SU1427552A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское сввдетепьство СССР № 1148088, кл. Н 03 В 19/00, 1982. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1427552A1 (en) | Frequency multiplier | |
US4493095A (en) | Counter having a plurality of cascaded flip-flops | |
US4107916A (en) | Electronic watch having an alarm means | |
SU1363424A2 (en) | Frequency multiplier | |
JPS61140215A (en) | Pulse generating circuit | |
SU1387182A1 (en) | Programmed multichannel timer | |
SU1228065A1 (en) | Digital meter of time intervals | |
SU1665357A1 (en) | Device for algebraic addition of pulse-frequency signals | |
SU1573462A1 (en) | Device for reception and transmission of information | |
SU1285393A1 (en) | Device for checking ratio of pulse frequencies | |
SU1156111A1 (en) | Telecontrol device | |
RU1775854C (en) | Controlled pulse recurrence frequency divider | |
SU1661753A1 (en) | Numbers comparator | |
JPH0370314A (en) | Clock interrupt detection circuit | |
SU1177907A1 (en) | Pulse repetition frequency divider | |
SU625313A1 (en) | Synchronism indicating device | |
SU1361544A1 (en) | Device for dividing codes of divine proportions | |
SU1441402A1 (en) | Apparatus for majority selection of signals | |
SU1150731A1 (en) | Pulse generator | |
SU1580360A1 (en) | Multiprogram control device | |
SU731592A1 (en) | Pulse distributor | |
SU1553976A2 (en) | Device for checking condition of digital objects | |
SU1358063A1 (en) | Digital phase-frequency comparator | |
JPH01288914A (en) | Clock failure detecting circuit | |
SU1078428A1 (en) | Pulse-position square-law function generator |