SU1383411A1

SU1383411A1 - Устройство дл вычислени квадратного корн

Info

Publication number: SU1383411A1
Application number: SU864169604A
Authority: SU
Inventors: Виктория Ильинична Галкина; Юрий Петрович Фирстов
Original assignee: Московский Инженерно-Физический Институт
Priority date: 1986-12-29
Filing date: 1986-12-29
Publication date: 1988-03-23

Abstract

Изобретение относитс к вычислительной технике и предназначено дл использовани в системах цифровой обработки информации Цель изобретени - повьшение быстродействи Предлагаемое устройство, состо щее из блока нормализации 1, мультиплексора 2, блока 3 вычислени группы старпгах разр дов и блоков вычислени четвертого 4, п того 5 и шестого 6 разр дов , позвол ет осуществить быстрое последовательное нахождение разр дов, начина со старшего. Мультиплексор пропускает на блоки вычислени разр дов либо код с выхода нормализатора, либо этот же код, сдвинутый на один разр д вправо Блоки вычислени разр дов представл ют собой логические матрицы Устройство позвол ет без увеличени аппаратных затрат повысить быстродействие извлечени квадратного корн в 20 раз по сравнению с известным устройством 1 табл., 6 ил. i (Л

Description

СлР

00

ОО 4

Изобретение относитс к вычислительной технике и предназначено дл .использовани в распределенных процессорных сист€;мах цифровой обра- ботки сигналов с

Цель изобретени - повьппение быстродействи .

На фиго представлена структурна схема предлагаемого устройства; на фиг.2 - 5 - принципиальные схемы соответственно блока вычислени группы старших разр дов, блока вычислени четвертого разр да, блока выч:ислени п того разр да и блока вычислени шестого разр да; на фиг о 6 - одна из возможных схемных реализаций мультиплексора .

Устройство (фиг,1) содержит блок 1 нормализации, мультиплексор 2, блок 3 вычислени группы старших разр дов , блоки 4-6 вычислени соответственно четвертого, п того и шестого разр дов. Кроме того, устройство (фиг.2-6) содержит элементы ИЛИ 7-25 элементы И-26-55 и коммутаторы 56-59

Устройство (фиг„1) предназначено дл вычислени шести разр дного квадратного корн из двенадцати разр дного числа и функционирует следующим образом

Блок 1 нормализации формирует код пор дка числа X, которьй равен числу нулей до первой правой 1 во-входном коде, и семиразр дньй код мантиссы , соответствуюгций коду входного числа, начина с первой правой „ С выходов блока 1 нормализации на входы мультиплексора 2 (фиГоб) поступает семиразр дна величина мантиссы числа Х, Состо ние младшего разр да кода пор дка, который управл ет мультиплексором определ етс количеством левых о во входном числе Если этот разр д равен О, мультиплексор передает на вьпсод код мантиссы с нормализатора . Если состо ние соответствует 1, мультиплексор передает на выход код мантиссы,, сдвинутый на один

разр д вправо-, причем на первый (старший) . выход мультиплексора подаетс Двоичный код с выхода мультиплексора поступает на блоки 3-6 (фиг О, которые представл ют собой логические матрицы дл распо- знавани соответствующих разр дов выходного кода Предлагаемый алгоритм распознавани отражен в выполнении соответствующих блоков

Блок 3 () работает следующим образом Дл по снени функционировани устройства в таблице дана распечатка значений функции Х дл соот- ветствуюпщх чисел X

Из таблицы видно, что дл того, чтобы идентифицировать шестиразр дный код функции, достаточно рассмотреть первые семь разр дов аргумента Если хот бы один из двух старших разр дов, поступивших от мультиплексора , равен 1, выход первого разр да вькодного кода устройства (выход элемента ИЛИ 9) равен 1, Если в коде числа X первый разр д равен 1

и хот бы один из разр дов с второго по четвертый равен 1, второй разр д функцииУх равен 1, СоответсТ- вующа логическа функци реализуетс на элементе ИЛИ 7 и элементе И 26, Рассматривают ту область значений X, где два старших разр да функции-/Х равны 1, Если в числе X второй разр д равен 1 и хот бы один из раз- р дов с третьего по шестой равен 1, третий разр д функции Vx равен 1, Затем рассматривают ту область X, где первый и второй разр ды функции Vx равны 1 и о соответственно. Если в этой области первый разр д числа X.равен 1, или в числе X третий разр д равен 1 и хот бы один из разр дов с четвертого по шестой равен 1, третий разр д функции Vx равен Соответствующа логическа функци реализуетс на элементах ИЛИ 8 и 10, коммутаторах 56 и 57,

Выходы блока 3 (фиг,, 1 ) соединены с входами блоков 4-6„

В блоке 4 (фиг.З) определ етс .четвертый разр д функции VX. Рассматривают четыре области аргумента X, определ емые следующими состо ни ми кода старших разр дов значени функции Vx: 1.11, 110,. 101, 100 В зависимости от того, к какой области принадлежит значение X, определ етс четвертый разр д функции, например, дл области чисел X, старшие разр ды функции в которой равны 111, если третий разр д числа равен, четвертый разр д функции /Хравен Г (элемент ИЛИ 1.4)l Выходы блока 4 соединены с в.ходами . блоков 5 и 6о

Тем же методом последовательного распознавани в блоках 5 и 6 определ ютс п тый и шестой разр ды функции (фиг„4 и 5), Код пор дка результата получаетс из кода пор дка входного числа сдвигом на один разр д вправо.

Claims

Формула изобретени

Устройство дл вычислени квадратного корн содержащее блок нормализации , входы которого вл ютс входами устройства, отличающее- с тем, что, с целью повышени быстродействи , в него введены мульти плексор, блок вычислени группы старших разр дов и три блока вычислени

, д , J5 о

25

JQ lV

. с

35

4Q

50

55

четвертого,, п того и шестого разр дов соответственно, причем выходы разр дов с IriepBoro по третий и выход младшего разр да пор дка блока нормализации соединены соответственно с разр дными выходами с первого по третий пор дка результата устройства и управл ющим входом мультиплексора, информационные входы которого соединены с выходами мантиссы блока нормализации , выходы разр дов мультиплексора с первого по шестой подклю - чены к входам блока вычислени группы старших разр дов, а выходы разр дов мультиплексора с первого по п тый соединены с первой группой входов блока вычислени четвертого разр да, выходы всех разр дов мультиплексора, .кроме второго, соединены с первыми группами входом блоков вычислени п того и шестого разр дов, выходы разр дов с первого по третий блока вычислени группы старших разр дов вл ютс первым, вторым и третьим разр дными выходами мантиссы результата устройства, выход второго разр да, инверсные выходы второго и третьего разр дов, первый и второй выходы блока вычислени группы старших разр дов соединены с вторыми группами входов блоков вычислени четвертого, п того .и шестого разр дов, выход четвертого разр да блока вычислени четвертого разр да вл етс чет-- вертым разр дным выходом мантиссы результата устройства, инверсный выход четвертого разр да, первый, второй, четвертый, п тьй и шестой выходы блока вычислени четвертого разр да соединены с третьей группой входов блока вычислени п того разр да , инверсньй выход четвертого разр да и выходы с второго по шестой блока вычислени четвертого разр да соединены с третьей группой входов блока вычислени шестого разр да, выход п того разр да блока вычислени п того разр да вл етс п тым разр дным выходом мантиссы результата устройства, инверсный выход п того разр да и выходы с первого по -шестой блока вычислени п того разр да соединены с четвертой группой входов блока вычислени шестого разр да , выход которого вл етс шестым разр дным выходом мантиссы результата устройства.

Фиг,2

5р 5р

ФигЛ