SU1383350A1 - Программное устройство дл формировани адресов - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  управлени  записью и считыванием данных в специализирован ных вычислител х систем распознавани  образов. Цель изобретени  - повышение быстродействи  и расширение функциональных возможностей за счет обеспечени  программного и последо- / вательного формировани  адресов  чеек оперативной пам ти без дополнительного перепрограммировани . Устройство дл ,формировани  адресов содержит два двоичных счетчика 21,22, блок 9 посто нной пам ти, управл е- мьй генератор 12 импульсов, схему 7 сравнени , вход 2 запуска и выходы 23 и 24 адресов столбцов и строк матрицы  чеек ОЗУ, входы 1 и 3 обнулени  и тактировани  режима последовательного формировани  адресов, шесть элементов ИЛИ 4,11,15,18,19,20, блок 6 задани  числа наложений матриц , элемент НЕ 8, триггер 10 разрешени  программной работы, два делител  3 и 14 частоты, два элемента И 15 и 17, двоичный счетчик 5 и выход 25 стробировани  адреса, 1 ил. 1 табл. (Л с : гз со 00 00 00 сд

Description

10

Изобретение относитс  к вычисли - тельной технике и может быть использовано дл  построени  блоков управлени  залисью и считыванием данных в. специализированных вычислител х систем распознавани  образов.

Цель изобретени  - повышение быстродействи  и расширение функциональных возможностей за счет обеспечени  программного и последовательного формировани  адресов  чеек оперативной пам ти без дополнительного перепрограммировани  .

На черте;; е представлена функциональна  схема устройства.

Устройство содержит вход 1 обнулени , вход 2 запуска, вход 3 тактировани  режима последовательного формировани  адресов, элемент ИЛИ 4, дво- 20 ичный счетчик 5, блок 6 задани  числа наложений, матриц, схему 7 сравнени , элемент НЕ 8, блок 9 посто нной па ти , триггер 10 разрешени  програм- . ной работы, элемент ИЛИ 1J, управ емый генератор 12 импульсов, делители 13 и 14 частоты,.элемент ИЛИ 15,

15

25

элементы И 16 и 17, элементы ИЛИ J8-2 двоичные счетчики 21 и 22 соответственно столбцов и ctpOK матрицы  чеек оперативной пам ти, выходы 23 и 24 адреса соответственно столбцов и строк матрицы  чеек ОЗУ, выход 25 стробировани  адреса.

Описание работы программного устройства проводитс  применительно к матрице оперативной пам ти, содержащей NxM элементов, где N - число столбцов матрицы; М - число строк матрицы. В случае записи данных производитс  последовательный перебор адресов  чеек матрицы из NxM элементов по столбцам и строкам, в случае считывани  данных - вьфаботка групп адресов соседних  чеек оперативной пам ти, составл ющих матрицу меньшего размера nxm, где п , число столбцов малой матрицы; m - число строк малой матрицы. Число таких групп ад

0

0

5

телей 13 и 14 частоты, триггера 10 разрешени  программной работы, удерживает их в нулевом состо нии. На информационном выходе блоков задани  числа наложений матриц устанавливаетс  код числа (N-n+I) (K-m+l)-l.

Переход уровн  сигнала на входе J в низкое состо ние разрешает работу устройства.

В режиме последовательного формировани  адресов на вход 3 тактировани  подаетс  сери  из NxM пр моугольных импульсов, которые, проход  через элемент ИЛИ 15, поступают на вход тактировани  счета двоичного счетчика 21 и на выход 25 стробировани  адресов. Переключение двоичного счетчика 21 происходит по спадам этих импульсов. Емкость счетчика 21 равна N, поэтому после выработки N адресов первой и всех последующих строк  чеек матрицы оперативной пам ти на его выходе переполнени  формируетс  импульс, который через элемент ИЛИ 18 поступает на вход тактировани  счета двоичного, счетчика 22, емкость которого равна М. Второй двоичный счетчик 22, срабатыва  по спа0 дам импульсов, поступающих на его вход тактировани  счета, формирует на своих информационных выходах адреса М строк  чеек матрицы оперативной пам ти. Каждый очередной импульс,

5 поступающий на выход 25 стробировани  адреса, своим передним фронтом стро- бирует адреса, по вившиес  после спада предыдущего импульса стробировани  на выходах 23 и 24 адреса столб0 цов и строк матрицы оперативной пам ти . .

5

Запуск программного режима формировани  адресов производитс  подачей 45 пр моугольного имп.ульса на вход 2 запуска , который проход  через элемент ИЛИ 4, обнул ет двоичный счетчик 5 и делители J3 и 14 частоты, а также, проход  через элементы ИЛИ 19

ресных последовательностей равно чис- 50 и 20, загружает в двоичные счетчилу всех возможных наложений малой матрицы на большую и равно (N-n+1)х х(М-т-И)

В исходном состо нии высокий уровень сигнала на входе J обнулени , поступа  на входы обнулени  двоичных счетчиков 21 и 22, а через элементы ШШ 4 и 1 соответственно на входы обнулен   двоичного счетчика 5, дели-

ки 21 и 22 адрес соответственно по столбцу и строке начального элемента первого наложени  малой матрицы на большую, кроме того устанавливают 55 триггер JО разрешени  программной работы в единичное состо ние, которое разрешает формирование управл еьшм генератором 12 пр моугольных импульсов . Импульсы генератора 12 поступают через элемент ИЛИ 15 на выход 25 стробировани  адреса, где своим пе- редким фронтом стробируют сформированные программным устройством адре- са. Кроме того, импульсы генератора J2 поступают через элемент ИЛИ 15 на вход тактировани  счета двоичного счетчика 21, который, переключа сь по их спадам, вырабатьшает на своих информационных выходах адреса столбцов матриць оперативной пам ти. Одновременно импульсы управл емого генератора 12 пересчитываютс  делите

лем 13 частоты, на выходе которого по 15 завершаетс  цикл программного форспаду каждого п-го импульса формируютс  короткие импульсы. Последние, проход  через элемент ИЛИ 18, поступают на вход тактировани  счета двоичного счетчика 22, вьфабатываюшего адреса строк матрицы оперативной памент ИЛИ 19, поступают на вход стробировани  параллельной загрузки двоичного счетчика 21, фиксиру  в нем вновь адрес -столбца, на котором расположен начальный элемент первого наложени  малой матрицы на большую,кроме того, пересчитываютс  делителем 14

каждого т-го входного импульса формируютс  короткие импульсы. Поскольку в исходном состо нии двоичный счетчик 5 обнулен, а на выходе блока 6 задани  числа наложений матриц вы- .- ставлено значение кода, соответствующего числу (N-n+l ) (M-m+ 1) - ij , с выхода схемы 7 сравнени  поступает низкий уровень сигнала, который, инвертиру сь элементом НЕ 8, разрешает прохождение импульсов с выхода делител  14 частоты через элемент И 17 на вход тактировани  счета двоичного счетчика 5, Последний переключа сь по передним фронтам этих импульсов , осуществл ет счет групп адресов иначе наложенной малой матрицы на большую. Каждому номеру очередного наложени , поступающему с выхода счетчика 5 на адресные входы блока 9 посто нной пам ти, в последнем поставлено в соответствие значение адресов столбца и строки начального элемента данного наложени . Импульсы выхода делител  14 частоты, проход  через элемент Н 17 и элементы ШШ19 и 20, фиксируют значение адресов столбца и строки начального элемента каждого очередного наложени  во втотретьем двоичных счетчиках 21

Ром и и 22.

На (N-n+1)(М-т+1)-Л-м наложении на выходе схемы 7 сравнени - по вл етс  высокий уровень сигнала, кото рый разрешает прохождение очередного импульса с выхода второго делител  14 частоты через первый элемент И 16 и второй элемент ИЛИ 13 на вход сброса триггера JO разрешени  программной работы, который, сбросившись , запрещает работу управл емого генератора 12 импульсов. Тем са

мировани  адресов, представл ющий собой однократное сканирование малой матрицей из п х л элементов гю большой матрице ОЗУ из N х М элементов.

Данные прожига блока 9 в восьмеричных кодах дл  N М 16

10

П

m 8, и(И-п+1)(М-т+|)-1 80, 120д представлены в таблице.

За один цикл наложений малой матрицы на большую адреса элементов большой матрицы вырабатывсцотс  программным устройством разное число раз, в зависимости от того, в скольких наложени х малой матрицы на большую участвует каждый данный элемент матрицы оперативной пам ти, т.е. осуществл етс  разночастотный опрос  чеек матрицы оперативной пам ти.

Claims (1)

1. 35 Формула изобретени 

   Программное устройство дл  формировани  адресов, содержащее два дво

   ичных счетчика, блок посто нной пам ти , управл емьм генератор импульсов и схему сравнени , первый и второй выходы блока посто нной пам ти подключены к.информационным входам первого и второго двоичных счетчиков соответственно, отличающеес  тем, что, с целью повышени  быстродействи  и расширени  функциональных возможностей за счет обеспечени  программного и последовательного формировани  адресов  чеек оперативной пам ти без дополнительного перепрограммировани  , в него введены третий двоичный счетчик, два делител  частоты, блок задани  числа наложений матрицы, триггер разрешени  программной работы, два элемента И, шесть элементов ИЛИ и элемент НЕ, причем входы установки в О первого и

   5138

   второго двоичных счетчиков и первые входы первого и второго элементов ИЛИ соединены с входом обнулени  устройства , второй вход первого элемен- та ИЛИ, первые входы третьего и четвертого элементов ИЛИ и вход установки в 1 трип ера разрешени  программной работы соединены с входом запуска устройства, первый вход п того элемента ИЛИ  вл етс  входом тактировани  устройства, выход первого элемента ИЛИ соединен с входами установки в О третьего двоичного счетчика, первого и второго делителей частоты, выход третьего двоичного счетчика соединен с адресным входом блока посто нной пам ти и первым входом схемы сравнени , второй вход которой,подключен к выходу блока задани  числа наложе- НИИ матриц, выход признака равенства схемы сравнени  соединен с входом элемента НЕ и первым входом первого элемента И, выход элемента НЕ соединен с первым входом второго элемен- та-И, выход которого соединен с вто- рыми входами третьего и четвертого элементов ИЛИ и счетным входом третье го счетчика, выход второго элемента ИЛИ подключен к входу установки в О триггера разрешени  программной работы, выход которого соединен с входом блокировки управл емого генератора импульсов, выход которого подключен к тактовому входу первого делител  частоты и второму входу п того элемента ИЛИ, выход которого соединен со счетным входом первого двоичного счетчика и  вл етс  выходом стробировани  адресов устройства, выход первого делител  частоты соединен с третьим входом третьего элемента ИЛИ, первым входом шестого элемента ИЛИ и тактовым входом второго делител  частоты, выход второго делител  частоты соединен с вторыми входами первого и второго элементов И, выход первого элемента И подключен к второму входу второго элемента ИЛИ, выход переполнени  первого двоичного счетчика соединен с вторым входом шестого элемента И, выход которого соединен со счетным входом второго двоичного счетчика, выходы третьего и четвертого элементов ИЛИ соединены с входами разрешени  записи первого и второго двоичных счетчиков соответственно , выходы первого и второго двоичных счетчиков  вл ютс  выходами адреса столбца и адреса строки устройства соответственно.

   4 5 6 7

   10 О 1 2 3 4 5 6 7

   10

   I

   I 1 1 2 2 2 2 2 2 2 2 2

   50 51 52 53 54 55 56 57 60 1 62 63 64 65

   Продолжение таблицы

   4 5 6 7

   0 О 1 2 3 4 5 6 7

   0

   4 4 4 4 4 5 5 5 5 5 5 5 5 5

   103 J04 J05 106 J07 JJO 1JJ 112 J13 JJ4 П5 JJ6 1J7 J20

   4 5 6 7

   JO О 2 3 4 5 6 7

   JO

   7 7 7 7 7

   10 10 10 10 10 JO 10 10 10