SU1354192A1 - Микропрограммное устройство управлени - Google Patents
Микропрограммное устройство управлени Download PDFInfo
- Publication number
- SU1354192A1 SU1354192A1 SU853971319A SU3971319A SU1354192A1 SU 1354192 A1 SU1354192 A1 SU 1354192A1 SU 853971319 A SU853971319 A SU 853971319A SU 3971319 A SU3971319 A SU 3971319A SU 1354192 A1 SU1354192 A1 SU 1354192A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- input
- register
- address
- field
- Prior art date
Links
Landscapes
- Logic Circuits (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано при построении устройств управлени систолических, матричных, конвейерных и других мультипроцессорных систем, использующих параллельную обработку информации. Цель изобретени - расширение области применени за счет реализации программируемой динамической адаптации маршрутов передачи данных. Дл этого в устройство, содержащее блок пам ти .программ, блок управл ющей пам ти, два регистра адреса, два регистра микрокоманд, мультиплексор логических УСЛОВИЙ, триггеры пуска и программировани , генератор тактовых- импульсов , два коммутатора, два элемента ИЛИ, два элемента И и первый элемент задержки, введены регистр управлени , блок формировани адреса, мультиплексор программировани , с третьего по седьмой элементы ИЛИ и с второго по четвертый элементы задержки с соответствующими св з ми. 1 з.п. ф-лы, 4 ил. (Л
Description
11
Изобретение относитс к вычислительной технике и может быть использовано при построении устройств управлени систолических, матричных9 конвейерных и других мультипроцессорных систем, использующих параллельную обработку информации.
Цель изобретени - расширение об - ласти применени устройства за счет реализации программируемой динамической адаптации маршрутов передачи данных.
На фиг.1 приведена функциональна схема устройства; на фиг.2 - функцио нальна схема блока формировани адреса; на фиг.З - устройство в составе систолического процессора; на фиг.4 - блок-схема алгоритме функционировани устройства.
Микропрограммное устройство управлени (фиг.1) содержит блок 1 пам ти программ, блок 2 управл ющей пам ти , регистр 3 управлени , первый регистр 4 адреса, первый регистр 5 микрокоманд, второй регистр 6 адреса второй регистр 7 микрокоманд,триггер 8 пуска RS-типа, триггер 9 программировани RS-типа, генератор 10 тактовых импульсов (ГТИ), первый 11 и второй 12 комь утаторы,первый мультиплексор 13, мультиплексор 14 логических условий,блок 15 формировани .адреса , первый 16 и второй 17 элементы И, первый 18, второй 19, третий 20, четвертый 21, п тьм 22, шестой 23 и седьмой 24 элементы ИЛИ, пер- вьш элемент 25 задержки, синхровход 26 регистра 5, второй 27, третий 28 и четв.ертый 29 элементы задержки.Так же показаны синхровход 30 регистра 7 вход 31 кода операции, вход 32 признака перепрограммировани ,, вход 33 запуска, вход 34 прерывани и вход 35 логических условий устройства, вьпсод 36 кода операции, выход 37 пол конфигурации, выход 38 пол приема данных, выход 39 пол адреса занесени информации, выход 40 пол адреса считывани , выход 41 пол выда- чи данных устройства.
Блок 15 формировани адреса (фиг.2 содержит счетчик 42 индексации столбцов , счетчик 43 индексации строк, регистр 44 адреса, первый 45, второй 46 и третий 47 элементы И, счетчик 43 имеет выход 48. Кроме того, блок 15 содержит четвертый элемент И 49,, первый 50 и второй 51 элементы ИЛИ,
922
первый 52 и второй 53 одновибраторы по фронту импульса с задёрлской и элемент 54 задержки.
Микропрограммное устройство управлени на фиг.З показано в структуре систолического процессора. Систолический процессор в общем случае содержит микропрограЬ{мное устройство 55 управлени , входной буфер.56, входной коммутатор 57 (К1), программируемую систолическую матрицу 58 (ПСМ), выходной коммутатор 59 (К2) и выходной буфер 60, которые осуществл ют св зь с управл ющей машиной через шину данных (ШД). Это позвол ет добитьс гибкости в функционировании систолического процессора и получении результата вычислений в программируемой систолической матрице (СМ), в которой возможно как программирование каждого процессорного элемента (ПЭ) в массиве, так и конфигурации св зей между ними (марифутов прохождени данных), что позвол ет использовать в устройстве преимущества программируемой динамической адаптации: гибкость, высокое быстродействие, относительную универсальность при решении определенного класса задач.
Функционирование устройства основано на двух основных режимах: настройка ПЭ в систолическом процессоре (СП) на 51МД- или М1МД-обработ- ку (блок I); решени задачи на СП с использованием динамической адаптации структуры процессора и марш-ру- тов передачи данных в процессоре (блоки II-V),
Мультиплексор 14 логических условий предназначен дл реализации логической функции р
V ,V Х; , у,где х- - значение i-ro логического
услови на входе 35 устрой- ства ,
У;
.Л
kj, если в соответствующем разр де пол 7.6 регистра 7 аписана
I k:, если в соответствую- j щем разр де пол 7.6 регис ра 7 записан О.
га - разр дность кода логических условий, поступающего на вход 35 устройства;
р - разр дность пол логических условий регистра 7, причем
/1 Ш
Р 2 .
Микропрограммное устройство управлени функционирует в двух режимах: режим программировани ПЭ СМ на 51МД- или М1МД-обработку; режим выработки управл ющих сигналов с программируемой динамической адаптацией структуры СП и маршрутов передачи данных в СП.
Режим программировани ПЭ СМ на 51МД- или М1ВД-обработку инициируетс одновременной подачей двух единичных импульсов на входы 32 и 33 устройства, которые устанавливают триггеры 9 и 8 соответственно в нулевое и единичное состо ни (фиг.1). Кроме того, импульс, поступающий на вход 33 устройства, обнул ет все регистры устройства, подготавлива их к работе. Единичное состо ние триггера 8 обеспечивает запуск ГТИ 10, последовательность импульсов которого синхронизирует работу устройства .
На вход 31 устройства подаетс код операции (команда) с управл ющей машины. Эта информаци заноситс и хранитс до следующего приема команды в регистр 3. Формат записанной команды состоит из четырех основных частей и хранитс в пол х 3.1-3.4 регистра 3. Поле 3.1 регистра 3 хранит код операции, на который необходимо настроить все ПЭ СМ (в случае 51МД-организации), или код операции микропрограммы (блока 1 пам ти ) , по которому каждому ПЭ СМ с помощью блока 15 присвоен свой код операции , которую он выполн ет в процес- g мутатора 11 (по единичному сигналу
се М1МД-обработки. Поле 3.2 регистра 3 представл ет собой один разр д, единичное значение которого говорит о необходимости настройки ПЭ СМ на М1МД-обработку, а нулевое - на 81МД- обработку. информации, проход щей через СМ. Поле 3.3 регистра 3 содержит код операции (начальный адрес микропрограммы ) , который управл ет динамической адаптацией маршрутизации прохождени данных в СМ и способом приема данных в СМ в зависимости от вьтолнени логических условий на входе 35 устройства. Поле-метка 3.4
50
с выхода элемента ИЛИ 19), по второму тактовому импульсу записываетс в регистр 4 адреса и программирование ПСМ на М1МД-обработку продолжено аналогично рассмотренному. По окончании программировани ПСМ единичньш сигнал конца микропрограммы с пол 5.3 регистра 5 через второй вход элемента ИЛИ 17 поступает на установочный вход триггера 9 и уста навливает этот триггер в единичное состо ние, которое индицирует процесс завершени программировани ПСМ на М1МД- или 51МД-обработку.
5
0
регистра 3 индицирует единичный сигнал только в случае необходимости перепрограммировани ПЭ в СМ в соответствии с необходимьм алгоритмом. Единичные сигналы с инверсного выхода триггера 9 и пол 3.2 регистра 3 (в случае настройки на М1МД-обра- ботку) поступают соответственно на третий и второй входы элемента И 16, открыва его дл прохождени тактовых импульсов ГТИ 10. Нулевой сигнал с пр мого выхода триггера 9, поступа на первый вход элемента И 17, запрещает прохождение через него тактовых импульсов, а следовательно и второй режим функционировани устройства.
Нулевой сигнал с выхода элемента ИЛИ 19,поступа на соответствующие входы коммутатора 11, разрешает прохождение кода операции (начального адреса микропрограммы) из пол 3.1 ре.гистра 3 на информационный вход регистра 4. Эта запись синхронизируетс первым тактовьгм импульсом с выхода элемента И 16. По адресу в регистре 4 происходит считывание из блока 1 пам ти в регистр 5 кода операции (определенного ПЭ в СМ) и этот код с выхода пол 5.2 регистра 5 че- рез мультиплексор 13, который работает по первому входу (на его управл ющем входе - единичный уровень сигнала с пол 3.2 регистра 3).поступает на выход устройства, где с соответствующим адресом ПЭ в СМ, дл которого эта информаци предназначена, образует группу сигналов на выходе 36 устройства. Информаци с выхода 36 устройства поступает в ПСМ (фиг,-3), где обрабатываетс соответствующим образом. Адрес следующей микрокоманды с выхода пол 5.1 регистра 5, проход через открытый первый вход ком5
0
0
g мутатора 11 (по единичному сигналу
0
с выхода элемента ИЛИ 19), по второму тактовому импульсу записываетс в регистр 4 адреса и программирование ПСМ на М1МД-обработку продолжено аналогично рассмотренному. По окончании программировани ПСМ еди ничньш сигнал конца микропрограммы с пол 5.3 регистра 5 через второй вход элемента ИЛИ 17 поступает на установочный вход триггера 9 и устанавливает этот триггер в единичное состо ние, которое индицирует процесс завершени программировани ПСМ на М1МД- или 51МД-обработку.
5
Адресаци ИЭ в ПСМ при программировании происходит с помощью блока 15 (фиг.2) следующим образом.В начале программировани ПСМ счетчики 42 и 43, а также регистр 44 наход тс в нулевом состо нии. Единичный сигнал с пол 3.4 регистра 3 поступает на третий (тактовый) вход блока 15, разреша тем самым прохождение тактовых импульсов на суммирующий вход -счетчика 42. По завершении первого тактового импульса на вьгход 36 устройства выдан код операции на ПЭ в ПСМ, имеющий адрес 0,0 (ну- мераци строк и столбцов начинаетс с нул ),так как элемент 28 задержки задержит первый тактовый импульс на врем одного такта и увеличени содержимо- го счетчиков 42 и 43 не происходит, Второй тактовый импульс, поступа на суммирующий вход счетчика 42, увеличивает его содержимое на 1 и оставл ет счетчик 43 в нулевом состо нии . Этот же импульс, проход через элемент 54 задержки (что обусловлено переходными процессами счетчиков ) синхронизирует запись адреса следующего ПЭ в ПСМ-(0,1), дл которого предназначен очередной код операции в поле 5.2 регистра 5. При достижении адреса граничного ПЭ в ПСМ в данной строке на выходе элемента И 46 по вл етс единичный сигнал , который обеспечивает через эле- мент И 47 увеличение содержимого счетчика 43 (устанавливает номер следующей строки) и через одновибра- тор 52 и элемент ШЖ 50 обнул ет счетчик 42. Таким образом,, происходи последовательное формирование адресов (код номера строки и код номера столбца), которые фиксируютс и вьщаютс на выход 36 устройства с регистра 44. При достижении последней строки на выходе 48 счетчика 43 индицируетс единичньш сигнал, и при достижении последнего столбца (последний адресуемьм ПЭ в ПСМ) единичный сигнал на выходе элемента И 46, проход через открытый элемент И 49, вьздает на выход признака индикации блока 15 единичный сигнал и через одновибратор 53 и элементы ИЛИ 50 и 51 обнул ет счетчики 42 и 43, подготавлива блок 15 к следующему циклу программировани .
При настройке ПЭ в СП на 81МД-об- . заботку (что индицируетс нулевым
926
сигналом в поле 3.2 регистра 3) мультиплексор 13 работает по своему второму входу (на его управл ющем входе - нулевой с игнал) и на выход 36 устройства поступает код операции из пол 3.1 регистра 3 (единьй дл всех ПЭ в массиве), и происходит последовательна настройка всех ПЭ на этот код с помощью блока .15 аналогично рассмотренному. При завершении программировани ПЭ в ПСМ на выходе элемента ИЛИ 20 по вл етс единичный сигнал, которьш перебрасывает триггер 9 в единичное состо ние и через врем задержки элемента 27 обнул ет регистры 4 и 5, подготавлива их к следующему этапу программировани .Таким образом, завершение режима настройки ПЭ СМ индицируетс единичным состо нием триггера 9. После програм мировани ПЭ в ПСМ устройство готово к функционированию во втором режиме .
В режиме выработки управл ющих сигналов с программируемой динамической адаптацией структуры СП и маршрутов передачи данных в СП единичный уровень сигнала с пр мого выхода триггера 9 открывает элемент И 17 дл прохождени тактовых импульсов с ГТИ 10 на входы синхронизации регистра 6, блока 2 и регистра .7. Нулевой синал с выхода элемента ИЛИ 24, поступа на соответствующие входы коммутатора 12, разрешает прохождение информации из пол 3.3 регистра 3 (код операции) на информационный вход регистра 6, синхронизаци записи в которьй происходит по тактовому импульсу с выхода элемента И 17. Начинаетс функционирование группы блоков устройства, включающей коммутаторы 12, регистр 6, блок 2 пам ти, регистр 7 микрокоманд, мультиплексор 14 логических условий, элементы ШЖ 23 и 24, элемент И 17 и элемент 29 задержки, обусловленное переходными процессами регистра 6 и блока 2 пам ти. По каждому тактовому импульсу в СП в.ыдаетс микрокоманда, формат которой представлен пол ми регистра 7. Поле 7.1 регистра 7 (выход 37 устройства) задает структуру ПСМ, т.е. определ ет конфигурацию пространственных св зей между ПЭ в СМ (фиг.1 и 3). Пол 7.-4 и 7.3 (выходы 40 и 39 устройства) определ ют адреса считывани и занесени информации соответственно до обработки и после обработки информации СП. Пол 7.2 и 7.5 регистра 7 (выходы 38 и 41 устройства) задают маршруты передачи данных относительно входного и выходного буферов в ПСМ. Поле 7.6 регистра 7 вл етс полем логических условий и совместно с информацией , поступающей на. вход 35 устройства , с помощью мультиплексора 14 и элемента ИЛИ 23 задает ветвлени в микропрограмме в случае необходимости динамической адаптации структуры СП и маршрутов передачи данных.
8точках ветвлени микропрограммы с помощью элемента ИЛИ 23 и коммутатора 12 происходит модификаци адреса в соответствии со значением логического услови на выходе мультиплексора 14. При по влении единичного сигнала на выходе пол 7.8 регистра (вьшолнение микропрограммы закончено ) решение задачи СП завершаетс
и по этому сигналу происходит обнуление регистров 6 и 7 и триггера 8 пуска. ГТИ 10 заканчивает свою рабо- ту до следующего цикла функционировани устройства. Если в следующем цикле функционировани устройства нет необходимости перепрограммировани операции ИЗ в СП, то его работа начинаетс подачей единичного сигнал на вход 33 устройства и нулевого сигнала на вход 32 устройства (триггер
9сохран ет свое единичное состо ние ) . Формат команды, записанной из
.управл ющей машины в регистр 3, в этом случае соответствует нулевым пол м 3.1, 3.2 и 3.4 и ненулевому полю 3.3 регистра 3, т.е. в активизированном режиме задействованы выходы 37-41 устройства. Выход 36 устройства активизируетс только в режиме программировани ПЭ СП.
Работа устройства может быть прервана (например, по сигналу управл ющей машины или оператора) единичным импульсом, поступающим на вход 34 устройства. В случае необходимости перепрограммировани ПЭ в СП на новый алгоритм и решени зада-чи с заданным алгоритмом функционирование устройства происходит аналогично рассмотренному .
Claims (2)
- Формула изобретени1, Микропрограммное устройство управлени , содержащее блок пам ти про7а 5101554192грамм, блок управл ющей пам ти, первый и второй регистры адреса, первый и второй регистры микрокоманд, мультиплексор логических условий, триггер пуска, триггер программировани , генератор тактовых импульсов,первый и второй коммутаторы, два. элемента ИПИ, два элемента И и первый элемент задержки, причем выход первого коммутатора соединен с информационным входом первого регистра адреса, выход первого регистра адреса подключен к адресному входу блока пам ти программ, выход которого соединен с информационным входом первого регистра микрокоманд, выход пол адреса следующей микрокоманды первого регистра микрокоманд подключен2Q к первому информационному входу первого коммутатора, вход запуска устройства соединен с единичным входом триггера пуска, выход которого подключен к входу запуска генератора25 тактовых импульсов, выход второгокоммутатора соединен с информационным входом второго регистра Адреса, выход которого подключен к адресному входу блока управл ющей пам ти, выход30 которого соединен с информационным входом второго регистра микрокоманд, выход пол логических условий второго регистра микрокоманд подключен к первому входу мультиплексора логиче ,. ских условий, второй вход которого вл етс входом логических условий устройства, выход пол адреса следующей микрокоманды второго регистра микрокоманд подключен к первому.ин40 формационному входу второго коммутатора , выход первого элемента ИЛИ подключен к нулевому входу триггера пуска , первый и второй входы первого элемента ИЛИ соединены соответствен- но с входом прерывани устройства и выходом пол признака выполнени микропрограммы второго регистра микрокоманд , первый и второй входы и выход второго элемента ИЛИ подключены соответственно к модифицируемому разр ду пол адреса следующей микрокоманды второго регистра микрокоманд, выходу мультиплексора логических усовий и модифицируемому разр ду первого информационного входа второгокоммутатора, отличающеес тем, что, с целью расширени области применени за счет реализации программируемой динамической адаптации маршрутов передачи данных, оно содержит регистр управлени , блок формировани адреса, мультиплексор программировани , третий, четвертый, п тый, шестой и седьмой элементы ИЛИ, второй, третий и четвертый элементы задержки, при этом выход первого элемента И соединен с входом синхронизации первого регистра адреса и входом первого элемента, задержки, выход которого подключен к входу разрешени обращени блока пам ти программ и входу синхронизации первого регистра микрокоманд , первый и второй входы третьего элемента ИЛИ соединены соответственно с выходом второго элемента задержки и входом запуска устройства, выход третьего элемента ИЛИ подключен к входам сброса первого регистра адреса и первого регистра микрокоманд, вход и выход четвертого элемента ИЛИ соединены соответственно с выходом первого регистра адреса и управл ющим входом первого коммутатора, первый , второй и третий входы первого элемента И подключены соответственно к выходу генератора тактовых импульсов , выходу пол признака обработки регистра управлени и инверсному выходу триггера программировани , первый и второй информационные входы управл ющий вход и выход мультиплексора программировани соединены соответственно с выходом пол кода операции первого регистра микрокоманд, выходом пол кода операции регистра управлени , выходом пол признака обработки регистра управлени и выходом кода операции устройства, вход сброса, первый и второй тактовые входы , информационньй выход и выход признака индексации блока формировани адреса подключены соответственно к входу запуска устройства, выходу третьего элемента задержки, выходу пол метки перепрограммировани регистра управлени , выходу кода операции устройства и первому входу п того элемента ИЛИ, второй вход и выход которого соединены соответственно с выходом пол конца микропрограммы первого регистра микрокоманд и входом второго элемента задержки, единичньй и нулевой входы и пр мой выход триггера программировани подключены соответственно к выходу п того элемента ИЛИ, входу признака перепрограммировани устройства и пер050вому входу второго элемента И, второй вход которого соединен с выходом генератора тактовых импульсов, который подключен также к входу третьего элемента задержки, выход второго элемента И соединен с входом синхронизации второго регистра адреса и входом четвертого элемента задержки, выход которого подключен к входу разрешени обращени блока управл ющей пам ти и входу синхронизации второго регистра микрокоманд, выходы пол конфигурации, пол приема данных, пол адреса записи, пол адреса считывани и пол выдачи данных которого соединены с одноименными выходами устройства, вход сброса , информационный вход, вход синхронизации и выход пол начального адреса регистра управлени подключены, соответственно к входу запуска устройства ,входу кода операции устройства, входу синхронизации устройства ивторо5 му информационному входу второго коммутатора , первый и второй входы и выход шестого элемента ИЛИ соединены соответственно с выходом пол признака выполнени 1 шкропрограммы второго регистра микрокоманд, входом запуска устройства и входами сброса второго регистра адреса и второго регистра микрокоманд, а вход и выход седьмого элемента ИЛИ подключены соответственно к выходу второго регистра адреса и управл ющему входу второго коммутатора.
- 2. Устройство по П.1, отличающеес тем, что блок формировани адреса содержит счетчик индексации столбцов, четьфе элемента И, счетчик индексации строк, регистр адреса, два элемента ИЛИ, два одновибратора и элемент задержки,g вход и выход которого соединены соответственно с выходом первого элемента И и входом синхронизации реги - стра адреса, первьш и второй входы и выход первого элемента И подключены соответственно к первому и второму тактовым входам блока и счетному входу счетчика индексации столбцов , выход которого соединен с первым информационным входом регистра адреса и входом второго элемента И, выход которого подключен к первому входу третьего элемента И и входу Первого одновибратора, вход сброса блока соединен с входом сброса ре050051гистра адреса и первыми входами первого и второго элементов ИЛИ, второй и третий входы и выход первого элемента ИЛИ подключены соответственно к выходу-первого одновибрато- ра, выходу второго одновибратора и входу сброса счетчика индексации столбцов, второй вход и выход второго элемента ИЛИ соединены соответственно с выходом второго одновибратора и входом сброса счетчика и-ндек сации строк, выход которого подключен к второму информационному входу54192регистра адреса.и первому входу четвертого элемента И, второй вход которого соединен с выходом йторого элемента И, выход че1 вертого элемента И подключен к выходу признака индексации блока и входу второго оцновибратора, второй вход и выход третьего элемента И соединены соответственно с выходом первого элемента И и тактовым входом счетчика индексации строк, а выход регистра адреса подключен к информационному выходу блока. . I10Фиг.1аАW48v 61р«Ч1Г15«Pwe.f. JНастройка ПЗ s СП на SIMD или MiMD обра- ВоткуРешение задачи на систоли1 еско процессорепок.усл „ выполнено о /нетДинамическа адапта- ци1 структуры СП H/ifjjfi наршрутов nodavu донныхФае. IfСоставитель Г.Виталиев Редактор Н.Бобкова Техред А.КравчукКорректор Л. Пшшпенко. ,,, и---«м - -«---Заказ 5695/44 Тираж 671ПодписноеВШШПИ Государственного комитета СССРпо делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб., д.4/5Производственно-полиграфическое предпри тие, г.Ужгород, ул.Проектна ,4
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853971319A SU1354192A1 (ru) | 1985-10-28 | 1985-10-28 | Микропрограммное устройство управлени |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853971319A SU1354192A1 (ru) | 1985-10-28 | 1985-10-28 | Микропрограммное устройство управлени |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1354192A1 true SU1354192A1 (ru) | 1987-11-23 |
Family
ID=21203335
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU853971319A SU1354192A1 (ru) | 1985-10-28 | 1985-10-28 | Микропрограммное устройство управлени |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1354192A1 (ru) |
-
1985
- 1985-10-28 SU SU853971319A patent/SU1354192A1/ru active
Non-Patent Citations (1)
Title |
---|
Бахтиаров Г.Д. Цифрова обработка сигналов. Проблемы и основные направлени повьппени эффективности. - Зарубежна радиоэлектроника, 1984, № 12, с.48-66. Авторское свидетельство СССР .№ 1133594, кл. G 06 F 9/22, 1985. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS6120013B2 (ru) | ||
JPS6345670A (ja) | プロセツサ間同期装置 | |
SU1541619A1 (ru) | Устройство дл формировани адреса | |
US7484079B2 (en) | Pipeline stage initialization via task frame accessed by a memory pointer propagated among the pipeline stages | |
SU1354192A1 (ru) | Микропрограммное устройство управлени | |
US4794527A (en) | Microprogrammed data processing system using latch circuits to access different control stores with the same instruction at different times | |
US5752061A (en) | Arrangement of data processing system having plural arithmetic logic circuits | |
JPS57130150A (en) | Register control system | |
SU1478193A1 (ru) | Перепрограммируемое устройство дл микропрограммного управлени | |
SU798853A1 (ru) | Процессор с реконфигурацией | |
JPS58181154A (ja) | マイクロプログラムトレ−ス装置 | |
SU1103230A1 (ru) | Микропрограммное устройство управлени | |
SU1695319A1 (ru) | Матричное вычислительное устройство | |
SU1368889A1 (ru) | Периферийный процессор дл обработки сигналов | |
SU1129613A1 (ru) | Устройство адресации многопроцессорной вычислительной машины | |
JPS5932044A (ja) | 多重マイクロプログラム制御装置 | |
SU1711166A1 (ru) | Устройство дл анализа производительности вычислительных систем | |
SU1343421A1 (ru) | Процессорный модуль | |
SU1312573A1 (ru) | Устройство дл формировани адресов команд и данных | |
SU1621028A1 (ru) | Многоканальное микропрограммное устройство управлени | |
SU1698875A1 (ru) | Устройство дл программного управлени | |
SU1767500A1 (ru) | Микропрограммное устройство управлени | |
RU1774335C (ru) | Микропрограммное устройство управлени | |
SU1310817A1 (ru) | Микропрограммное устройство управлени | |
SU1619340A1 (ru) | Микропрограммное устройство управлени программатора |