SU1103230A1 - Микропрограммное устройство управлени - Google Patents

Abstract

МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ, содержащее первый и второй запоминающие блоки, регистр адреса, буферный регистр, регистр признаков микроопераций, счетчик адреса , счетчик, первый, второй, третий элементы ИЛИ, генератор тактовых импульсов, первьй, второй, третий, четвертый элементы И, элемент НЕ и мультиплексор логических условий, причем выход регистра адреса соединен с первым входом дешифратора адреса, выход которого соединен с входом первого запоминающего блока, выход первого запоминакщего блока соединен с информационным входом буферного регистра, выход генератора тактовых импульсов соединен с первыми входами первого и второго элементов И, единичные выходы счетчика соединены с входами первого элемента ИЛИ, выход второго элемента И соединен с вычитакшщм входом счетчика, выход нул  провер еь1ых логических условий буферного регистра соединен с первым информационным входом мультиплексора логических условий, отличающеес  тем, что, с целью расширени  области применени  за счет фор-. мировани  микроопераций произвольной длительности, устройство дополнительно содержит мультиплексор адреса, два триггера, одновибратор, два элемента задержки, причем кодовый вход устройства соединен с первым информационным входом мультиплексора адреса , выход которого соединен с информационным входом регистра адреса, вход запуска устройства соединен с первым управл ющим входом мультиплексора адреса, с единичным входом первого триггера и первым входом второго элемента ИЛИ, выход которого соединен с единичным входом второго i триггера, единичный выход второго ..триггера соединен с входом одновиб (Л ратора, выход которого соединен с первым входом третьего элемента И, выход которого соединен с входами установки в нуль буферного регистра и регистра признаков микроопераций, выход старшего разр да которого соединен с вторым входом третьего элео с мента ИЛИ и вторым управл ющим входом мультиплексора адреса, выход первого элемента ИЛИ соединен с входом э &д о элемента НЕ, выход которого соединен с вторым входом третьего элемента И и вторым входом первого элемента И, выход которого соединен с входом первого элемента задержки, выход первого элемента задержки соединен с нулевым входом второго триггера, нулевой вход которого соединен с первым входом четвертого элемента И, выход четвертого элемента И соединен с входом второго элемента задержки, выход которого соединен со счетным входом счетчика адреса, выход счетчика адреса соединен с вторым входом деши

Description

фратора адреса, выход которого соединен с входом второго запоминающего блока, первый информационный выход запоминающего блока соединен с входами регистра признаков микроопераций, второй информационный выход второго запоминающего блока соединен с информационным входом счетчика, управл ющий выход второго запоминающего блока соединен с нулевым входом первого триггера, единичный выход которого соединен с третьим входом первого элемента И, выход немодифицируемого кода адреса буферного регистра соединен с вторым информационным входом мультиплексора адреса, вьпсод третьего элемента ИЛИ соединен также с вторым

информационным входом мультиплексора адреса, выход регистра признаков микроопераций  вл етс  выходом устройства , вход логических условий устройва соединен с вторым информационным входом мультиплексора логических условий , вькод которого соединен с первым входом третьего элемента ИЛИ, второй вход которого соединен с выходом модифицируемого разр да буферного регистра, второй вход и выход четвертого элемента И соединены соответственно с выходом первого элемента И и с тактовым входом дешифратора адреса, выход первого элемента ИЛИ соединен с вторым входом второго элемента И.

Изобретение относитс  к вьгчислительной технике и может быть использовано в качестве управл емого устройства с программируемой логикой в ЭВМ общего и специального назначени , а также АСУ технологическими процессами.

Известно микропрограммное устройство управлени , содержащее пам ть микропрограмм, регистр адреса, дешифратор , регистр микрокоманд, генератор тактовых импульсов, блок формировани  синхроимпульсов, счетчик, формирователь импульсов, логические элемента И, И-НЕ l .

Недостатком устройства  вл етс  ограниченна  область применени : невозможна вьщача микроопераций произвольной длительности.

Наиболее близким к предложенному по технической сущности и достигаемому положительному эффекту  вл етс  микропрограммное устройство управлени , содержащее последовательно соединенные первый регистр адреса, первьй дешифратор, первый блок пам ти , второй регистр адреса и первьш блок элементов И, второй вход которого  вл етс  входом логических уело-ВИЙ устройства, а выход соединен с входом первого регистра адреса, генератор тактовых импульсов,элемент ИЛИ, счетчик, выход которого

соединен с входом дешифратора, второй , третий и четвертый блоки пам ти , второй, третий и четвертый дешифраторы , третий и четвертый регистры адреса, группу счетчиков, узел ком .мутации моментов начала микроопераций , группу блоков элементов И, первый , второй и третий элементы И, группу элементов ИЛИ, элемент НЕ,

причем первый выход генератора тактовых импульсов подключен к первому входу первого элемента И, второй вход которого подключен через элемент НЕ к выходу элемента ИЛИ и

к первому входу второго элемента И, выход первого элемента И соединен с управл ющими входами первого, второго , третьего, четвертого дешифраторов , информационные входы второго,

тре-тьего, четвертого дешифраторов . соединены соответственно с вторым, третьим, четвертым выходами первого регистра адреса, а выходы через второй, четвертый блоки питани  - с

первым выходом устройства, входами третьего и четвертого регистров адреса соответственно, выходы разр дов , кроме последнего третьего регистра адреса, соединены с первыми

входами узла коммутации моментов начала микроопераций, вторые входы которого соединены с выходами дешифратора импульсов, а выходы узла коммутации соединены с первыми входами группы блоков элементов И, вторые входы которых соединены с выходами четвертого регистра адреса, а выходы - с информационными входами груп пы счетчиков, нулевые выходы которых через группу элементов ИЛИ подключе ны к второму выходу устройства и к выходам элемента ИЖ, второй выход генератора импульсов соединен с пер вым входом третьего элемента И, вто рой вход которого подключен к выходу последнего разр да третьего регистр адреса, а выход - к счетному входу счетчика и к второму входу-второго элемента И, выход которого соединен с вьтчиФающими входами группы счетчи ков 2J . Недостатком этого устройства  вл  етс  узка  область применени . Цель изобретени  - расширение об ласти применени  устройства путем формировани  микроопераций произволь ной длительности. Поставленна  .цель достигаетс  тем что устройство, содержащее первый и второй запоминающие блоки, регистр адреса, буферный регистр, регистр признаков микроопераций, счетчик адреса , счетчик, первый, второй, третий элементы ИЛИ, генератор тактовых импульсов, первый - четвертый элеме ты И, элемент НЕ, и мультиплексор логических условий, причем выход регистра адреса соединен с первым входом дешифратора адреса, выход которого соединен с входом первого запоминающего блока, выход первого запоминающего блока соединен с информационным входом буферного регист ра, выход генератора.тактовых импульсов соединен с первыми входами первого и второго элементов И, единичные выходы счетчика соединены с входами первого элемента ИЛИ, выход второго элемента И соединен с вычитающим входом счетчика, выход нул  провер емых логических условий буферного регистра соединен с первым информационным входом мультиплексора логических условий, первый вход устройства соединен с вторым информационным входом мультиплексора логических условий, дополнительно содержит мультиплексор адреса, два триггера, одновибратор, два элемента задержки, причем кодовый вход устрой ( Ства соединен с первым информационным входом мультиплексора адреса, выход которого соединен с информационным входом регистра адреса, вход запуска устройства соединен с первым управл ющим входом мультиплексора адреса, с единичным входом первого триггера и первым входом второго элемента ИЛИ, выход которого соединен с единичным входом второго триггера, единичньй выход второго триггера соединен с входом одновибратора, выход которого соединен с первым входом третьего элемента И, выход которого соединен с входами установки в нуль буферного регистра и регистра признаков микроопераций, выход старшего разр да которого соединен с вторым входом третьего элемента ИЛИ и вторым управл ющим входом мультиплексора адреса, выход первого элемента ИЛИ соединен с входом элемента НЕ, выход которого соединен с вторым входом третьего элемента И и вторым входом первого элемента И, вьп4од которого соединен с входом первого элемента задержки, выход первого элемента задержки соединен с нулевым входом второго триггера, нулевой вьосод которого соединен с первым входом четвертого элемента И, выход четвертого элемента И соединен с входом второго элемента задержки, выход которого соединен со счетным входом счетчика адреса, выход счетчика адреса соединен с вторым входом дешифратора адреса, выход которого соединен с входом второго.запоминающего блока, первый информационный выход второго запоминающего блока соединен с входами регистра признаков MiiKpoопераций , второй информационный выход второго запоминающего блока соединен с информационным входом счетчика , управл ющий выход второго запоминающего блока соединен с нулевым входом первого триггера, единичный выход которого соединен с третьим входом первого элемента И, выход немодифицированного кода адреса буферного регистра соединен с вторым информационным входом мультиплексора адреса, выход третьего элемента ИЛИ соединен также с вторым информационным входом мультиплексора адреса, выход регистра признаков микроопераций  вл етс  выходом устройства , вход логических условий устройства соединен с вторым информационным входом мультиплексора лоJ1 гических условий, выход которого со динен с, первым входом третьего элемента ИЛИ, второй вход которого сое динен с выходом модифицируемого раз р да буферного регистра, второй вхо и выход четвертого элемента И соеди нены соответственно с выходом перво элемента И и с тактовым входом дешифратора адреса, выход первого эле мента ИЛИ соединен с вторым входом второго элемента И. На чертеже приведена функциональ на  схема микропрограммного устройс ва управлени . Микропрограммное устройство упра лени  содержит первый запоминающий блок 1, второй запоминаюпщй блок 2 с первым 2.1, вторым 2.2 информацио ными пол ми и 2.3 управл ющим полем регистр адреса 3, буферный регистр с пол ми: 4.1- немодифицируемого разр да, 4.2 - модифицируемого разр да, 4.3 - кода логических условий, регистр признаков микроопераций 5, мультиплексор адреса 6 с пол ми: 6.1- второй информационный вход, 6.2- второй управл ющий, 6.3 - пер вый информационный, 6.4 - первьтй управл ющий, мультиплексор логических условий 7, счетчик адреса 8, счетчик 9, дешифратор адреса 10, триггер управлени  11, триггер оста нова 12, генератор тактовых импульсов 13, элементы И 14-17, одновибра тор 18, элементы ИЛИ 19-21, элементы задержки 22,23, элемент НЕ 24, кодовый вход 25 устройства, вход запуска 26 устройства, вход логических условий 27 устройства, выход 28 устройства. Устройство работает следующим образом. С выхода 25 устройства на информационный вход 6.3 мультиплексора адреса 6 поступает код операции, представл ющий адрес первой микроподпрограммы . Одновременно с входа 26 на управл ющий вход мультиплек сора адреса поступает сигнал начало работы. По этому сигналу код операции через мультиплексор адреса 6 поступает в регистр адреса 3, определ   номер микроподпрограммы. Кроме того, сигнал с входа 26 поступает через элемент ИЛИ 19 на единичный вход триггера 11, а также на единичный вход триггера 12, перевод  их в единичное состо ние. По перепаду 0 потенциала на единичном выходе триггера 11 на выходе одноТшбратора 18 по вл етс  импульс, который производит установку в нуль буферного регистра 4 и регистра признаков микроопераций 5 (на выходе элемента НЕ 24 имеетс  сигнал, разрешающий обнуление регистров 4 и 5 через элемент И 17). I Триггер 12 устанавливаетс  в единичное состо ние и разрешает прохождение импульсов с выхода генератора 13 через элемент И 14..Первьш тактовый импульс с выхода элемента И 14 через элемент задержки 22 производит обнуление триггера 11. Второй импульс с выхода генератора 13 через элементы И 14 и 16 поступает на синхронизирующий вход дешифратора адреса 10 и производит выборку из первого 1 и второго 2 запоминающих блоков. Из запоминающего блока 1 будет считан адрес очередной микроподпрограммы , который заноситс  в буферный регистр 4. Микроподпрограмма представл ет линейную последовательность микрокоманд микропрограммы. Операционна  часть из запоминающего блока 2 поступает в регистр признаков микроопераций 5, устанавлива  соответствующие разр ды состо ние. Одновременно с выборкой информации из запоминаюищх блоков 1 и 2 сигнал через элемент задержки 23 поступает на счетный вход счетчика адреса 8, увеличива  его состо ние на единицу. Очередной тактовый импульс разрешает выборку из запоминающего блока 2 второй микрокоманды, со ержащей только операционную часть. Выбранна  микрокоманда, поступа  на входы регистра признаков микроопераций 5, переводит соответствукщие разр ды в противоположное состо ние, чем заканчивают вьщачу микрооперации с первого выхода и начинает выдачу микроопераций с второго и третьего выходов. Содержимое счетчика адреса 8 увеличиваетс  на единицу. Блок 2 вновь начнет вьщачу микроопераций с первого выхода и закончит микрооперацию на втором выходе. Так как в данный момент времени не нужно измен ть состо ние ни одного выхода, то в п той микрокоманде с целью исключени  следукщей пустой микрокоманды и оптимизации пам ти задаетс  код числа блокируемых тактовых импульсов, в данном случае он равен единице. После выборки п той микрокоманды код числа блокируемых тактовых им ,пульсов .с информационного выхода запоминающего блока 2 поступает на информационные входы счетчика 9 и чере элемент ИЛИ 20, .элемент НЕ 24 запрещает прохождение тактового импульса с генератора 13 через элемент И 14. Одновременно п та  микрокоманда закончит вьщачу микрооперации с второг выхода и начнет выдачу микроопераций с первого и третьего выходов. Состо  ниа четвертого выхода по-прежнему останетс  без изменени . С выхода элемента РШИ 20 высокий потенциал разрешает прохождение тактового импульса с генератора 13 через элемент И 15 на вычитающий вход счетчика 9. Низкие потенциалы с выходов обнулившегос  счетчика 9 поступают на элемент ИЛИ 20 и с его выхода через элемент НЕ 24 разрешают прохождение тактовых импульсов через элемент И 14. Тактовый импульс разрешит выборку информации из запоминающего блока 2 микрокоманды, котора  изменит состо ни  соответствующих разр дов регистра 5 на противоположное , чем закончит выполнение микроопераций на первом и третьем выходах и начнет вьщачу последней задаваемой микрооперации с второго выхода. Одно временно с хранением признака послед ней микрооперации микроподпрограммы в запоминающем блоке 2 хранитс  признак перехода к вьтолнению очередной микропрограммы. Переход к В1)толнению очередной микроподпрограммы (линейной последовательности микрокоманд) осуществл етс  в зависимости от логических условий, поступаюпд1х на вход 27 устройства. Модификаци  адреса очередной микроподпрограммы осуществл етс  следующим образом. В поле 4.1 буферного регистра 4 хранитс  код немодифицированного адреса (посто нна  часть адреса), в поле 4.2 - модифицируемый разр д (или группа разр дов при проверке нескольких логических условий), в поле 4.3 - код провер емого логического услови  (или условий). При поступлении на вход 27 устройства логического услови  на выходе мультиплексора логических условий 7 будет либо сигнал логического нул  (если провер емое логическое условие не выполнено), либо сигнал логической единицы (если провер емое логическое условие выполнено). При этом посто нна  часть адреса допол н етс  либо нулем, либо единицей в зависимости от выполнени  логического услови . Метка-признак с пол  5.2 регистра признаков микроопераций поступает на управл ющий вход 6.2 мультиплексора адреса 6 и производит запись сформированного адреса очередной микроподпрограммы в регистр адреса 3, Далее работа, устройства продолжаетс  аналогично. С окончанием выдачи последней микрооперации микропрограммы с выхода пол  2.3 запоминающего блока 2 поступает меткапризнак на нулевой вход триггера 12. Триггер 12 перейдет в нулевое состо ние и запретит прохождение тактовг.гх импульсов с выхода генератора 13. Устройство готово к приему и выполнению очередной микропрограмг-1Ы. Применение изобретени  позвол ет расширить область применени  ус:трой ства .

Claims (1)

1. МИКРОПРОГРАММНОЕ УСТРОЙСТВО _ *

   УПРАВЛЕНИЯ, содержащее первый и второй запоминающие блоки, регистр адреса, буферный регистр, регистр признаков микроопераций, счетчик адреса, счетчик, первый, второй, третий элементы ИЛИ, генератор тактовых импульсов, первый, второй, третий, четвертый элементы И, элемент НЕ и мультиплексор логических условий, причем выход регистра адреса соединен с первым входом дешифратора адреса, выход которого соединен с входом первого запоминающего блока, выход первого запоминающего блока соединен с информационным входом буферного регистра, выход генератора тактовых импульсов соединен с первыми входами первого и второго элементов И, единичные выходы счетчика соединены с входами первого элемента ИЛИ, выход второго элемента И соединен с вычитающим входом счетчика, выход нуля проверяемых логических условий буферного регистра соединен с первым информационным входом мультиплексора логических условий, отличающееся тем, что, с целью расширения области применения за счет фор-.

   мирования микроопераций произвольной длительности, устройство дополнительно содержит мультиплексор адреса, два триггера, одновибратор, два элемента задержки, причем кодовый вход устройства соединен с первым информационным входом мультиплексора адреса, выход которого соединен с информационным входом регистра адреса, вход запуска устройства соединен с первым управляющим входом мультиплексора адреса, с единичным входом первого триггера и первым входом второго элемента ИЛИ, выход которого соединен с единичным входом второго триггера, единичный выход второго триггера соединен с входом одновибратора, выход которого соединен с первым входом третьего элемента И, выход которого соединен с входами установки в нуль буферного регистра и регистра признаков микроопераций, выход старшего разряда которого соединен с вторым входом третьего элемента ИЛИ и вторым управляющим входом мультиплексора адреса, выход первого элемента ИЛИ соединен с входом элемента НЕ, выход которого соединен с вторым входом третьего элемента И и вторым входом первого элемента И, выход которого соединен с входом первого элемента задержки, выход первого элемента задержки соединен с нулевым входом второго триггера, нулевой вход которого соединен с первым входом четвертого элемента И, выход четвертого элемента И соединен с входом второго элемента задержки, выход которого соединен со счетным входом счетчика адреса, выход счетчика адреса соединён с вторым входом дешиSU „„1103230 фратора адреса, выход которого соединен с входом второго запоминающего блока, первый информационный выход запоминающего блока соединен с входами регистра признаков микроопераций, второй информационный выход второго запоминающего блока соединен с информационным входом счетчика, управляющий выход второго запоминающего блока соединен с нулевым входом первого триггера, единичный выход которого соединен с третьим входом первого элемента И, выход немодифицируемого кода адреса буферного регистра соединен с вторым информационным входом мультиплексора адреса, выход третьего элемента ИЛИ соединен также с вторым информационным входом мультиплексора адреса, выход регистра признаков микроопераций является выходом устройства, вход логических условий устройва соединен с вторым информационным входом мультиплексора логических условий, выход которого соединен с первым входом третьего элемента ИЛИ, второй вход которого соединен с выходом модифицируемого разряда буферного регистра, второй вход и выход четвертого элемента И соединены соответственно с выходом первого элемента И и с тактовым входом дешифратора адреса, выход первого элемента ИЛИ соединен с вторым входом второго элемента И.