SU1345207A1 - Процессорный модуль однородной вычислительной структуры - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при разработке специализированных и универсальных вычислительных устройств, предназначенных дл  обработки цифровой информации. Целью . изобретени   вл етс  повьшение быстродействи  устройства. Поставленна  цель достигаетс  тем, что устройство содержит арифметико-логический блок 1, блок 2 умножени , блок 3 делени , двунаправленный коммутатор 4, первый и второй блоки 5 и 6 пам ти данных, блок 7 регистров, первьй и второй регистры 8 и 9, первый и второй индексные арифметические блоки 10 и 11, первый и второй регистры 12 и 13 адреса , блок 14 пам ти команд, элемент ИЛИ 15, первый коммутатор 16, блок 17 микропрограммного управлени , второй коммутатор 18. Увеличение быстродействи  обеспечиваетс  за счет сокращени  числа последовательных обращений к пам ти. 2 ил. (Л -огг

Description

Иэобретемие отиоситс  к 1.н:-.п;нгли- тельной технике и может 6i,iT, мспо. п, - зовано при разработке с:лецка/1изкра-- ванных и универсальных вычисмп-гтельгс.п устройств, предназнач:ен:ныл дл  обработки ц):- фррвой информации „

Цель изобретени  - ; овьп1 С ир быстродействи  устройства.

На фиг, 1 представлена стр у ктуртп  схема процессорного элемента; на фиг S 2 - структурна  схема уп-- равлени  процессорного элемента.

Процессорный элемент однородной вычислительной структуры содержит арифметико-логический блок 1, блок 2 умножени , блок 3 делени ,, дзунаправленньм коммутатор 4, первьп-: -л второй блоки 5 и 6 пам ти данных, б.лок 7 регистров, первый и второй регистрь: 8 и 9, первый и второй индекснь е ариметические блоки 10 и 11,. первый и второ-й регистры 12 и 13 адреса; блок 14 пам ти команд элемент ИЛИ 15, первый коммутатор 16, блок 17 микропрограммного упраьлени  , второй коммутатор 18, вход 19 адресов устройства , вход 20 данных устройства« вход 21 программы устройства., псрвьш вход 22, второй вход 23 5 третий ::ход 24 режима устройства. Блок упр;;влеки  содержит регистр 25 ко;панды,, счктчик 26, блок 27 посто нной нам  - и, ре- гистр 28 микрокоманд, генер;;;тор 29 тактовьпс импульсов,

Процессорньш элемент работает с ле- дующим образом.

На первом этапе происходит запись програ№-1Ы и данных соотБетг/; Ееннс з пам ть команд и пам т, данных, Ллк этого комдчутатор 4 лереключлйтс  Р состо ние Прием с ишны, ИисЬормади  с первой шины поступает на блок 5, а с второй ШИВЫ - на блок 6 данных , При этом коммутатор 18 находите в состо нии Включен, Инфорт-итди  с входа 20 одновременно поступает на первую и вторую шилы данных, Синхэонно с этим включаетс  комму атор 16, Ад:рес с входа 19 по(.;тупает ла стры 12 и 13, Таким o6pa30Mj Б 5л-;ках 5 и 6 в одноиме чНЬ х адресах оказываютс  записанными оци наковые .::1,анньге,, После записи данных коммутат 1р 6 отключает внутренние пины от внешнеГ; Происходит запчлсъ программь: з (Злох 14 пам ти команп:,, Сигнаи на зхогге коммутатора 18 с охран етс , .; хлрес  поступают в блок 14 плм тк команд v0

: а пс тс  туда по с и. налу с входа 24 Oji;(oFipe;-ic НПО г адр.еглмн команды с вхо,л,а 21 поступают К а вход блока 14 на-м ти Koi-iaiLH. После записи программы э ;-ап под ОТОПКИ завб01 1ае-;;с  ,

Второ1г этап - выполнение програм- N:hb Он заключаетс  к последовательном считыван;ли комагьт :-13 блока 14 пам ти и вь пол :с};ии их. Процессорный злемент обладает полньра набором ко м;1нд, Слзиг ос - це ;твп ртс  в блоке 2 yMJiOKCHv K умножени  числа на велмлину , При сдвиге в сторону .дших разр 1:1,ов результат беретс  со стгф ких разр дов - перва  шина, лри. сдвиге влево результат беретс  с младших разр дов - втора  шина (в первом случае п - число разр дов, на ; :оторое необходимо сдвинуть число, а во втором - дополг,ение числа раз- 1) дов, }:а ji;oTC 5oe необходимо сдвинуть число до полноГ; разр дной сетки, т.е. если необходимо с тгплнуть на 5 разр дов вправо. TCi г. 55 а если влево, то ).

- pиф eт ;чecj гиe и логические опера- ИНН осупжствллютс  VI блоках 1-3. Ко- п( :ресьшо:-: осуг1;ествл ютс  с помощью блока регистров и индексных арифмет1Г-1еских блоков 10 и 11 Команды лере;а)доБ и операции ка,1л адресами Р1-ЛПОЛНЯ10ТСЯ с использованием индексных, а рифметических блоков 10 и 1 .

Операци  зыгю;гн етс  следующим образом .

Команда из б л.;; к а пам ти команд по стунает з б.ло к уп равлени  Е регистр

25команды. Код операции и признаки , sj,pc;can u-i ппстунагс Т на вхол счетчика

26как -1ача..лг-л--.Ь1Й адрес микропрограммы выпо.1И{ емой операции. Синхронизирующие импульсы с 1 енератора 29 посту- гмт на зход счетчика содержимое которого пос -упает на посто нное заг;оми; ак1. иее устройстве. 27 как . ,е.ржиког  чейки записываетс  13 регистр 28 микрокоманд выходы которого формиг1у гт соответст1 ующие сиг- малы ДоЛ  ут1равлен1- .  узлами процессорного э (емента.,

Код оггераиии и признаки адресации ; ;июс  л:  в сл;е - :ир; 26 адреса и опре- .лг.л ют мала.: .1;мй a/;pec мик ;1опрограм -;ьь Ра(л мотриг .. лучай,, когда оба. ад- р;ч. а имеют сазоп ук адресацию. Тогда и лервс:м гак Т е с:;.so си ни  из полей А Л2 ксгга лг;С гупают Б блоки Пи 1 , Од};озоекснно пегк1;тпы S и 9

сбрасываютс  в начальное состо ние 00 ... 00 н 000 ... 00 подачей сигналов 8 и 9, , Нулевой регистр систем- ньш и исполг зуетс  дл  хранени  базы

Во втором такте подачей сигналов на входы 7 и 7 содержимое нулевого регистра (база) передаетс  в блоки 10 и 11, где складываетс  со смещени ми ,

В третьем такте сформированные адреса поступают в регистры 12 и 13 и записываютс  туда по сигналам 12 и 13. Одновременно по сигналу 14 происходит увеличение адреса на еди- ницу.

В четвертом такте включаетс  коммутатор 4, подаютс  сигналы 5 и 6, и сигнал приема на один из операционных узлов. Считывание из пам ти дан- ньпс операнды занос тс  в регистры операционного узла. Запуск операции производитс  по заднему фронту сигнала приема данных о

В п том такте адрес из регистра 13 переписьшаетс  в регистр 12,

В шестом такте результат из операционного узла записываетс  в пам ть данных, причем ког-мутатор настраиваетс  так, что одна из шин, перва  или втора , подключаетс  одновременно к входам блоков 5 и 6. Подачей сигналов 5 2 и 6.2 результа.т по адресу А2 записываетс  как в блок 5, так и в блок 6, Одновременно с записью ре зультата считываетс  нова  команда к записываетс  в регистр команды блока 17 микропрограммного управлени .

Таким образом, предлагаемое устройство позвол ет совместить выборку команды и запись результата Работа аналогична, если выборка происходит из регистров или из регистра и пам ти , или регистра пам ти и одного из устройств, т.е. если один операнд бе- ретс  из  чейки регистровой или общей пам ти, а второй, как результат выполнени  предыдущей операции, из регистра операционного узла.

Claims (1)

1. Формула изобретени 

   Процессорный модуль однородной вычислительной структуры, содержащий блок умножени , блок делени , арифметико-логический блок, блок регистров, два регистра; первый индексньй арифметический блок, двунаправленный коммутатор , блок микропрограммного упрад

   5

   0

   5

   о

   Q

   0

   5

   101

   БлетшЯ;, первьй информационный вход- выход арифметико-логического блока через первую общую шину подключен к первьЕм информационным входам-выходам блоков умножени  и делени , второй информационньй вход-выход арифметико- логического блока через вторую общую шину подключен к вторым информацион- ньм входам-выходам блоков умножени  и делени , выходы первого и второго регистров подключены соответственно к первому и второму информационным входам блока регистров, информационный выход первого индексного арифметического блока подключен к информационному входу первого регистра, выходы с первого по дес тый блока микропрограммного управлени  подключены соответственно к входу кода операции арифметико-логического блока и синх- . ровходу блока умножени , к синхровхо- ду блока делени , к первому и второму управл ющим входам двунаправленного коммутатора, к входу кода операции первого индексного арифметического блока, к входу записи-считьюани  первого регистра, к входу записи-считывани  второго регистра, к первому управл ющему и к второму управл ющему входам блока регистров, отличающийс  тем, что, с целью повышени  быстродействи , он дополнительно содержит второй индексный арифметический блок, два коммутатора, блок пам ти команд, два блока пам ти данных , два регистра адреса, блок элементов 1ШИ, первый, второй и третий входы задани  режима модул  подключе- ны соответственно к управл ющему входу первого коммутатора, к управл ющему входу второго коммутатора и к входу записи блока пам ти команд, вход задани  программы модул  подклю- чен к информационному входу блока пам ти команд, вход адреса модул  подключен к информационному входу второго коммутатора, информационньй вход модул  подключен к информационному входу первого коммутатора, однннадца- тьм рыход блока микропрограммного управлени  через первую общую шину подключен к первому информационному входу-выходу блока регистров, к информационному входу первого индекс- него арифметического блока, к первому выходу первого коммутатора и к первому информационному входу-выходу дву направленного коммутатора, двенадцатьй выход блока микропрограмм: ого управлени  через вторую общую шину подключен к BTopONry информационному входу-выходу блока, регистров, к информационному входу второго индексного арифметического блока, к второму выходу первого коммутатора и к втсфо- му информационном входу-вькоду дву нацравленного коммутатора, пер:аый выход второго коммутатора объединен с информационным выходом первого индексного арифметического блока и выходом второго регистра адреса и подключен к первому входу блока элементов ИЛИ, к информационным входам первого регистра адреса и к адресным входам первого блока пам ти данных, второй выход второго коммутатора объ- единен с информационным выходом второго индексного арифметического блока и подключен к информационному входу второго регистра и к: информационному входу второго регистра адреса, выход

   0

   первого регистре, подключен к адресному рходу второго блока пам ти данных, выходы первого и второго блоков пам ти данных подключены соответственно к первому и второму информационным входам двунаправленного коммутатора, выходы с тринадцатого по двадцать первый блока митфопрсграммного управлени  подключены соответственно к входу кода операции второго индексного арифметического входу записи , входу чтени  перрого блока пам ти данных, входу записи, входу чтени  второго блока пам ти данныхj входу записи-считывани  первого регистра адреса, входу записи, входу чтений второго регистра адреса, второму входу блока, элементов ИЛИ и к входу чтени  блока пам ти команд, выход блока элемента ЖК подключен к адресному входу блока пам ти команд, выход которого подключен к входу кода команды блокамш ропрогра№- ного управлени .

   д /гг1

   :1| .,Ъ, и 5, 5г S, б. /Ти S- ff, ir, 12,D,№..Щ

   „И,.1-1111-11 JxLLU..iiJLl 1 .

   -Записи

   4

   f7s

   Составитель Е Смирнов Редактор И.Касарда Техред Л, Сердюкова

   Заказ 4922/48 Тираж 670Подписное

   ВНКИПИ Государственног о комигета CUCP

   по делам изсбретекргй и открытий 113035, Москва, W.-35, Раушска  наб,, ц... 4/5

   Производственно-полиграфическое П1 едпр1-; тие,

   ;рни

   У жг с р од 5 ул, S Пр о е к т н а   , 4