SU1252810A1 - Устройство дл обучени вычислени м с помощью ЭВМ - Google Patents

Description

I1

Изобретение относитс  к автоматике и вычислительной технике, в частности к обучающим устройствам с ис- пользованием ЭВМ.

Цель изобретени  - расширение дидактических возможностей устройства .

На фиг.1 изображена структура устройства; на фиг.2 - структура коммутатора; на фиг.З - схема формип ровател  импульсов пошагового выполнени  операций (команд, циклов и так далее).

Устройство содержит вычислитель 1, представл ющий собой например, центральный процессор, блок 2 формировани  адресов, блок 3 формировани  данных, формирователь 4 управл ющих импульсов, коммутатор 5, формирователь 6 импульсов пошагового выполне- ни  операций, блок 7 ввода ответных действий оператора, блок 8 пам ти учебной информации, дешифратор 9 и блок 10 индикации.

Коммутатор 5 (фиг.2) содержит в двух каналах элементы 2И 11 и 12, певые входы которых подключены к блоку 7, вторые входы  вл ютсй информационной шиной устройства, а выходы соединены с входной шиной вычислител  1, третий канал коммутатора 5 содержит элемент 2И-НЕ 13 и элемент 2И 14.

Последний канал содержит инвертор 15, элементы 2ИЛЙ 16 и 17 и элементы 2И-НЕ 18-20.

Формирователь 6 (фиг.З) содержит регистр 21 адреса, адресные входы которого соединены с адресными входами дешифратора 22 управлени , выхо которого подключен к первому входу регистра 23 сдвига, второй вход которого соединен с первым выходом регистра 21, второй выход которого подключен к первому входу элемента 2И 24, второй вход которого соединен с ин- версным выходом регистра 23, пр мой выход Которого подключен к информационному входу триггера 25, выход элемента 24 соединен с первым входом элемента 2ИЛИ-НЕ 26, выход которого соединен с первым входом генератора 27 одиночных импульсов, с первым входом регистра 21 и с третьим входо регистра 23.

ч

Устройство работает следующим об- разом.

При включении питани  проводитс  начальна  установка вычислител  1,

5

0

5 0

5 о

п Q

5

5

102

в состав которого может входить микропроцессорна  больша  интегральна  схема (МП БИС) или несколько секционных наращиваемых МП БИС, генератор тактового питани  и цепи начальной установки устройства. После начальной установки начинаетс  выполнение первой команды, т.е. на магистраль адреса через блок 2, выполн ющего роль усилител -формировател , выдаетс  нулевой адрес, параллельно на магистраль данных из вычислител  1 выдаетс  машинное слово состо ни , записываемое в формирователь 4, из которого затем формируетс  один из управл ющих сигналов Чтение, Запись или Подтверждение прерывани . Одновременно в формирователе 4 усиливаютс  сигналы Синхро, Разрешение прерывани  и Прием с выходов вычислител  Т. Операци  выдачи адреса и управл ющих сигналов на соответствующие магистрали устройства проводитс  на первом машинном такте выполнени  команды. На вторрм машинном такте проводитс  обмен информацией по магистрали данных между вычислителем 1 и периферийными блоками устройства , причем направление передачи определ етс  сигналами на магистрали управлени  устройства. Обмен осуществл етс  через блок 3, который аналогично блоку 2 выполн ет функции усилител -формировател . Считав на втором машинном такте код команды вычислитель 1 на третьем машинном такте выполн ет данную команду и приступает к выполнению следующей. Мультиплицирование на магистрали данных слова состо ни  дл  формировани  сигналов управлени  и информации (коды команд .и числа) проводитс  в данном случае дл  экономии числа выводов МП БИС и определ етс  ее конструкцией.

Устройство может работать в нескольких режимах.

В первом режиме устройство работает при конфигурации, изображенной на фиг.1. Отлаживаема  или учебна  программа вводитс  в блок 8, содержащий ; оперативное запоминающее устройство, а также посто нное запоминающее устройство , регистры ввода-вывода, интерфейсы св зи, схему вьщачи кодов прерывани , схему звуковой сигнализации и так далее. Ввод информации производитс  с блока 7, содержащего

31

клавиатуру с регистром чтени  клавиатуры и регистром сканировани , пульт выбора режима работы устройства и имитатор внешнего устройства.

Рабоча  программа может выпол- м тьс  как в автоматическом, так и в пошаговых режимах (по шагам машинного цикла и шагам команды). При этом направление обмена информацией определ етс  сигналами на магистрали управлени  устройства, а выборка соответствующего блока осуществл етс  дешифратором 9. В пошаговых режимах работы можно просмотреть прохождение информации по магистрал м уст- ройства, т.е. изучить схемотехническое и программное обеспечение микроЭВМ . Визуальное наблюдение информации осуществл етс  с блока 10, в состав которого вход т знаковьй дис- плей с регистром сканировани  и регистром знаков индикаторы состо ни  магистралей устройства.

Во втором режиме единичным сигналом из коммутатора 5, подаваемым в первый канал на вход элемента 11, блокируетс  вычислитель 1, а сигналом с его выхода блокируютс  блоки 2 и 3 и формирователь 4, т.е. вычис

литель 1 отключаетс  от микро-ЭВМ.

К оставшейс  части микро-ЭВМ можно подключить,другую МП БИС или микро- ЭВМ с аналогичной организацией магистралей дл  излучени  их схемотехнического и программного обеспечени . 35 Ввод и отладка программы, изучение прохождени  информации по блокам устройства проводитс  аналогично первому режиму.

В третьем режиме сигналом с комму- О татора 5, подаваемым на вход элемента 12, коммутируетс  внутренний управл ющий сигнал Готовность по входу вычислител  1. Это необходимо дл  подключени  к устройству дополнитель-45 ных блоков, причем эти блоки могут иметь более низкое быстродействие, чем вычислитель 1. Сигнал Готовность от дополнительных блоков подаетс  на второй вход элементй 12. .50

В четвертом режиме нулевым сигналом с блока 7, подаваемым на вход элемента 14, блокируетс  дешифратор 9, таким образом от микро-ЭВМ отключаютс  блоки 7, 8 и 10 и формирова- 55 тель 6, а к магистрали оставшейс  части (вычислитель 1, блоки 2 и 3, формирователь 4) подключаютс  новые

s 5 0

5

0

5

О 5 0

5

104

периферийные блоки, формирующие другую структуру устройства. Это дает возможность отладить или изучить вариант микро-ЭВМ с новой структурой, в которой, в частности может быть перераспределено количество устройств ввода-вывода и объем пам ти.

В п том режиме нулевым сигналом с блока 7, подаваемым на входы инвертора 15 и элемента 16, блокируютс  внутренние сигналы обработки прерывани  с целью подключени  к микро-ЭВМ внешних блоков обработки прерывани .

Указанным путем расшир ютс  дидактические возможности устройства.

Claims (1)

1. Формула изобретени 

   Устройство дл  обучени  вычислени м с помощью ЭВМ, содержащее вычисли тель, адресна , информационна  и управл юща  шины которого подключены к соответствукнцим входным шинам блока формировани  адресов, блока формировани  данных и формировател  управл ющих импульсов, управл ющие входы которых соединены с управл кицим выходом вычислител , блок индикации, перва , втора  и треть  информационные шины которого подключены к выходным шинам соответственно блока формировани  адресов, блока формировани  данных и блока пам ти учебной информации , адресна  шина которого соединена с выходной шиной блока формировани  адресов, информационна  шина - с .выходной шиной блока формировани  данных , шина учебной информации - с первой выходной шиной блока ввода ответных действий оператора, а управл к шй вход - с первым выходом дешифратора, информационна  шина которого подключена к выходной шине блока формировани  адресов, информащюнна  шина формировател  управл юнц1х импульсов соединена с информационной шиной вы- шслител , второй и третий выходы дешифратора подключены к входам соответственно блока индикации и блока ввода ответных действий оператора, перва  информационна  шина которого подключена к выходной шине блока формировани  д 1нных, отличающеес  тем, что, с целью расширени  дидактических возможностей устройства , в него введены формирователь импульсов пошагового выполнени  операций , первые управл к ца , информационна  и выходна  шины, втора  информационна  шина и вход которого соединены соответственно с выходными шинами формировател  управл ющих импульсов и блока формировани  адресов, вторыми информационной и выходной шинами блока ввода ответных действий onepatopa и четвертым выходом дешифратора , и коммутатор, перва  выходна  шина которого подключена к входной шине вычислител , перва  управл юща  шина - к соответствующей шине формировател  управл ющих импульсов, втора  управл юща  шина - к второй выходной шине формировател  импульсов

   пошагового выполнени  операций, перва  информационна  шина - к третьей выходной шине блока ввода ответных действий оператора, втора  выходна  шина - к второй управл ющей шине формировател  импульсов пошагового выполнени  операций, третьей информационной шине блока -ввода ответных действий оператора, четвертой информационной шине блока индикации и управл ющим шинам блока пам ти учебной информации и дешифратора, втора  информационна  шина коммутатора  вл етс  информационнной шиной устройства .

   С блока 7 Инсрормационнай wuna цстройстВа

   Фиг.2

   Из &пона1 Нз срормиробател 

   И

   Нз коммутатора 5

   Фи.3

   Гедактор О.Головач

   Составитель А.Карлов

   Техред И.Верес Корректор Т,Колб

   Заказ 4623/50 Тираж 455Подписное

   ВНИИГМ Государственного комитета СССР

   по делам изобретений и открытий 113035J Москва, Ж-35, Раушска  наб., д. 4/5

   Производственно-полиграфическое предпри тие, г.Ужгород, ул.Проектна , 4