SU1339539A1 - Digital sequence forming device - Google Patents
Digital sequence forming device Download PDFInfo
- Publication number
- SU1339539A1 SU1339539A1 SU853961463A SU3961463A SU1339539A1 SU 1339539 A1 SU1339539 A1 SU 1339539A1 SU 853961463 A SU853961463 A SU 853961463A SU 3961463 A SU3961463 A SU 3961463A SU 1339539 A1 SU1339539 A1 SU 1339539A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- group
- counter
- block
- outputs
- Prior art date
Links
Landscapes
- Debugging And Monitoring (AREA)
Abstract
Изобретение относитс к автоматике и вычислительной технике и может быть использовано дл формировани сигналов, представленных в цифровой форме, предназначенных дл контрол и отладки автоматизированных 11 информационно-измерительньп: систем. Отличительной особенностью устройства вл етс то, что оно обеспечивает формирование последовательности видоизмен ющихс реализаций сигнала, представленного в цифровой форме, с быстропеременными значени ми формы сигнала в каждой реализации. Целью изобретени вл етс расширение функциональных возможностей за счет обеспечени переменной длительности и переменного периода импульсов формируемой последовательности. Поставленна цель достигаетс за счет введени блока 5, формировани временных интервалов, который содержит счетчики 13, узел 14 переключателей, элементы ШШ 15, 16, дешифратор 17. 1 3.п. ф-лы, 2 ил. СЛ 00 со со ел 00 со Фиг.2The invention relates to automation and computing and can be used to generate signals, presented in digital form, for monitoring and debugging automated information and measurement systems. A distinctive feature of the device is that it ensures the formation of a sequence of modifying realizations of the signal, represented in digital form, with rapidly varying waveform values in each implementation. The aim of the invention is to enhance the functionality by providing a variable duration and a variable period of pulses of the generated sequence. This goal is achieved through the introduction of block 5, the formation of time intervals, which contains counters 13, switch node 14, elements SHIII, 16, decoder 17. 1 3.p. f-ly, 2 ill. SL 00 co-ell 00 with Figure 2
Description
Изобретение относитс к автоматике и вычислительной технике и может быть использовано дл формировани сигналов, представленных в цифровой форме, предназначенных дл контрол и отладки автоматизированных информационно-измерительных систем, систем сбора и обработки информации, в автоматизированных системах контрол The invention relates to automation and computing and can be used to generate signals, presented in digital form, for monitoring and debugging automated information-measuring systems, systems for collecting and processing information in automated control systems.
Цель изобретени - расширение функциональных возможностей за счет обеспечени переменной длительности и переменного периода импульсов формируемой последовательности.The purpose of the invention is to expand the functionality by providing a variable duration and a variable period of pulses of the generated sequence.
На фиг.1 приведена структурна схема предлагаемого устройства; на фиг.2 - структурна схема блока формировани временных интервалов.Figure 1 shows the structural diagram of the proposed device; Fig. 2 is a block diagram of a block forming time intervals.
Устройство содержит счетчик 1, блок 2 пам ти, регистр 3, счетчик 4, блок 5 формировани временных интервалов , группу 6 выходов, тактовый вход 7, выход 8 переноса счетчика 1, вход 9 сброса блока 5 формировани Временных интервалов, вход 10 сброса группу II выходов счетчика 4, счет- ный вход 12 счетчика 4.The device contains a counter 1, a memory block 2, a register 3, a counter 4, a block 5 forming time slots, a group of 6 outputs, a clock input 7, an output 8 of transferring counter 1, a reset input 9 of a block 5 forming a time intervals, a reset input 10 group II the outputs of counter 4, the counting input 12 of counter 4.
Блок 5 формировани временных интервалов содержит счетчики 13, узел 14 переключателей, элементы ИЛИ 15 и 16 и дешифратор 17.The time interval shaping unit 5 comprises counters 13, a switch node 14, elements OR 15 and 16, and a decoder 17.
Устройство работает следующим образом .The device works as follows.
Сигналом сброса, поступаю1цим по первому входу 10 сброса, устанавливаютс в .исходное состо ние счетчики 1 и 4, счетчики 13 блока 5 формировани временных интервалов. Блок 2 пам ти работает в режиме посто нной выборки.The reset signal, received on the first input 10 of the reset, is set to the initial state of the counters 1 and 4, the counters 13 of the time interval forming unit 5. Memory unit 2 operates in a continuous sampling mode.
Б блоке 2 пам ти в п зонах пам ти хранитс информаци о форме сигнала дл п его отличающихс реализаций. Счетчик 1 адресует чейку пам ти из п зон пам ти (т.е. формирует младшие разр ды адреса блока 2 пам ти), выбира последовательность значений формы сигнала дл одной реализации. Счетчик 4 определ ет зону пам ти (т.е. формирует старшие разр ды адреса блока 2 пам ти), выбира одну из п реализаций сигнала.In block 2 of the memory, information about the waveform is stored in p memory zones for n different implementations. Counter 1 addresses a memory cell from p memory zones (i.e., forms the lower bits of the address of memory block 2), choosing a sequence of waveform values for one implementation. Counter 4 determines the memory zone (i.e., generates the high-order bits of the address of memory block 2), selecting one of the n signal implementations.
Блок формировани временных интервалов задает временной интервал, в течение которого реализаци выходного сигнала не измен етс . По истечении заданного интервала блок 5 вырабатывает импульс на своем выходе 12The time interval shaping unit sets a time interval during which the realization of the output signal does not change. After a predetermined interval, block 5 generates a pulse at its output 12
по которому наращиваетс второй счетчик 4. Это приводит к выбору следующей реализации сигнала в их последо- вательности и т.д.on which the second counter 4 is incremented. This leads to the choice of the next implementation of the signal in their sequence, etc.
Из чейки пам ти, адресуемой счетчиком 1, зоны, адресуемой счетчиком 4, считываетс информаци . По заднему фронту тактового импульса, посту- пающего по тактовому входу 7 устройства , она заноситс в регистр 3 и выдаетс в группу 6 выходов устройства . Одновременно наращиваетс счетчик 1. Считанна из блока 2 пам ти 5 информаци по очередному тактовому импульсу заноситс в регистр 3 и выдаетс на группу 6 выходов. Таким образом, на выходах группы 6 формируетс последовательность значений сиг- Q нала (в цифровой форме), соответствующа одной реализации сигнала.From the memory cell addressed by the counter 1, the zone addressed by the counter 4 is read information. On the falling edge of the clock pulse, which enters the clock input 7 of the device, it is entered into register 3 and outputted into group 6 of the device outputs. At the same time, the counter 1 is incremented. Read out from block 2 of memory 5, information on the next clock pulse is entered into register 3 and outputted to group 6 of outputs. Thus, at the outputs of group 6, a sequence of signal values Q of signal (in digital form) is formed, corresponding to one realization of the signal.
. После того, как все чейки зоны пам ти просмотрены (счетчик 1 досчитывает до максимума), по очередному 5 тактовому импульсу на тактовом выходе 7 устройства, счетчик 1 на выходе переноса формирует сигнал, который подаетс на синхровход 8 блока 5 формировани временных интервалов. 0 Состо ние счетчика 4 подаетс по группе 11 информационных входов блока 5 формироваьш временных интервалов иа дешифратор 17. Сигнал на выходе последнего, соответствующий коду на его входах, по вл етс при наличии сигнала переноса на его стро- бирующем входе и подаетс на счетный вход счетчика 13, соответствующего выбранной реализации сигнала. Счетчи- 0 ки 13 в-исходном состо нии сброшены сигналом, поступающим на их входы сброса по входу 9 сброса бЛока 5 через элемент ИЛИ 15. Количество счетчиков 13 соответствует количеству 4g различных реализаций сигнала. По пос-. тупаюш 1м на счетный вход импульсам .осуществл етс наращивание соответствующего счетчика 13. Узлом 14 переключателей осугцествл етс выбор раз- gQ р да счетчика 13. Причем может быть выбран только .один разр д счетчика, т.е. повторение может,быть 2,4,8, 16, ... раз.. After all the cells of the memory area are scanned (counter 1 counts to the maximum), at the next 5 clock pulse at the clock output 7 of the device, the counter 1 at the transfer output generates a signal that is fed to the synchronous input 8 of the time interval shaping unit 5. 0 The state of counter 4 is fed to a group of 11 information inputs of block 5 of time intervals and a decoder 17. The signal at the output of the latter, corresponding to the code at its inputs, appears when there is a transfer signal at its building input and is fed to the counting input of the counter 13 corresponding to the selected implementation of the signal. The counters 0 in the initial state are reset by the signal arriving at their reset inputs on the reset input 9 of LOCK 5 through the OR element 15. The number of counters 13 corresponds to the number of 4g different signal realizations. According to Blinding 1m to the counting input of the pulses. The corresponding counter 13 is built up. By the node 14 of the switches, the output of the counter 13 is selected. Moreover, only one counter can be selected, i.e. the repetition may be 2,4,8, 16, ... times.
Сигнал с выхода узла 4 переключателей выдаетс на вход элемента ИЛИ 16, сигнал с выхода которого сбрасывает счетчик 13 (через элемент ИЛИ 15), и вьщаетс на выход 12 блока 5„ По этому сигналу наращиваетс The signal from the output of the node 4 switches is given to the input of the element OR 16, the signal from the output of which resets the counter 13 (through the element OR 15), and is output to the output 12 of block 5 "With this signal is increasing
5five
5555
33
состо ние счетчика 4, что приводит к смене зоны блока 2 пам ти и к изменению реализации выходного сигнал При этом дешифратором 17 выбираетс следующий счетчик 13, который наращиваетс до состо ни , заданного узлом 14 переключателей.the state of the counter 4, which leads to a change in the area of the memory block 2 and a change in the implementation of the output signal. In this case, the next counter 13 is selected by the decoder 17, which grows to the state specified by the switch node 14.
Выходной сигнал устройства задержан на один такт относительно импульсной последовательности на тактвом входе 7. При значение сигнала в соседних выборках может быть задано произвольно в пределах, определ емых разр дностью блока 2 пам ти и регистра 3, что позвол ет формировать быстропеременный (в каждой выборке) сигнал в каждой его реализации.The output signal of the device is delayed by one clock cycle relative to the pulse sequence at the clock input 7. When the signal value in adjacent samples can be set arbitrarily within the limits determined by the bit size of memory block 2 and register 3, it allows forming a fast variable (in each sample) signal in each of its implementation.
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853961463A SU1339539A1 (en) | 1985-10-09 | 1985-10-09 | Digital sequence forming device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853961463A SU1339539A1 (en) | 1985-10-09 | 1985-10-09 | Digital sequence forming device |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1339539A1 true SU1339539A1 (en) | 1987-09-23 |
Family
ID=21200087
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU853961463A SU1339539A1 (en) | 1985-10-09 | 1985-10-09 | Digital sequence forming device |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1339539A1 (en) |
-
1985
- 1985-10-09 SU SU853961463A patent/SU1339539A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 763879, кл. G 06 F 1/02, 1980. Патент US № 4404644, кл. G 06 F 1/02, 1983. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1339539A1 (en) | Digital sequence forming device | |
JPS6037961U (en) | Digital binary group calling circuit device | |
SU1416963A1 (en) | Device for shaping digital sequences | |
SU1003025A1 (en) | Program time device | |
SU1287254A1 (en) | Programmable pulse generator | |
SU1314324A1 (en) | Device for generating digital signals | |
SU1359896A1 (en) | Pulse-delay device | |
SU1226619A1 (en) | Pulse sequence generator | |
SU1374430A1 (en) | Frequency-to-code converter | |
SU1129723A1 (en) | Device for forming pulse sequences | |
SU1111202A1 (en) | Buffer storage | |
SU765780A1 (en) | Amplitude differential discriminator | |
SU1357939A1 (en) | Timer | |
SU1278834A1 (en) | Device for sorting information | |
SU1049861A1 (en) | Device for measuring time intervals | |
SU1261092A1 (en) | Method and apparatus for converting short time interval | |
SU1247854A1 (en) | Device for generating pulses | |
SU1249587A1 (en) | Device for generating addresses for checking memory blocks | |
SU1575179A1 (en) | Binary multiplier | |
SU1378024A1 (en) | Multichannel device for shaping time intervals | |
SU1394458A1 (en) | Device for receiving information in frequency code | |
SU1260962A1 (en) | Device for test checking of time relations | |
SU951402A1 (en) | Data shift device | |
SU1283771A1 (en) | Logic analyzer | |
SU1461230A1 (en) | Device for checking parameters of object |