SU1335989A1 - Устройство дл вычислени показател экспоненциальной функции - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в различных област х техники и промьшленности дл  контрол  и исследовани  процессов различной физической природы, которые описываютс  экспоненциальной функцией. Цель (Л со со ел СО 00 со

Description

изобретени  - расширение функциональных возможностей ia счет причислени  прогнозируемого времени достижени  процессом заданного уровн  напр жени . В состав устройства вход т две схемы сравнени  1, 2, два генератора 3, 4 одиночных импульсов, три триггера 5-7, два сумматора 8, 9, три регистра 10-12 сдвига, два счетчика 13, 14, шесть элементов И 15-20,элемент ИЛИ 21, информационный вход 23, два входа задани  эталонных напр жений 24, 25 и блок управлени  22, содержащий генератор импульсов, рас1

Изобретение относитс  к вычислительной технике и может быть исполь- в различных област х техники и промышленности дл  контрол  и исследовани  процессов различной физической природы, которые описываютс  экспоненциальной функцией.

Цель изобретени  - расширение функциональных возможностей за счет вычислени  прогнозируемого времени достижени  процессом заданного уровн  напр жени .

На фиг.1 изображена структурна  схема устройства дл  вычислени  показател  экспоненциальной функции; на фиг,2 - структурна  схема блока управлени ; на фиг.З - структурна  схема последовательной схемы сравнени ; на фиг.4 - временна  диаграмма экспоненциального процесса.

Устройство дл  вычислени  показател  экспоненциальной функции (фиг.1) содержит схемы 1 и 2 сравнени , генераторы 3 и 4- одиночных импульсов , триггеры 5-7, сумматоры 8 и 9, регистры 10-12 сдвига, счетчики 13 и 14, элементы И 15-20,- элемент ИЛИ 21, блок 22 управлени , информационный вход 23, первый 24 и второй 25 входы эталонных напр жений

Блок 22 управлени  Сфиг,2) содержит генератор 26 импульсов, распределитель 27 импульсов, коммутаторы

пределитель импульсов, два коммутатора , две схемы сравнени , два ключа , элемент задержки, четыре элемента ИЛИ, четыре элемента И. В данном устройстве расширение функциональных возможностей дости1 аетс  за счет введени  в устройство сумматора, регистра сдвига, трех элементов И, счетчика , группы элементов индикации, а блок управлени  дополнительно содержит коммутатор, последовательную схему сравнени , два элемента И, два элемента ИЛИ и оригинальных св зей. 4 ил.

28 и 29, схемы 30 и 31 сравнени , ключи 32 и 33, элемент 34 задержки, элементы ИЛИ 35-38, элементы-И 39-42, первый 43, второй 44, третий 45,четвертый 46, п тый 47, шестой 48 и седьмой 49 информационные выходы, первый 50, второй 51, третий 52 информационные входы, цервый 53, второй 54, третий 55 и четвертый 56 управл юп(ие входы.

Схема 30 или 31 сравнени  (фиг.З) Содержит 1К-триггеры 57 и 58, эле- - менты И 59 и 60, элемент ИЛИ-НЕ 61,

элементы НЕ 62 и 63, информационные входы 64 и 65, тактовый вход 66, вход 67 сброса и выходы: превышени  68, равенства 69 и пренижени  70 эталонного кода.

Устройство дл  вычислени  показател  экспоненциальной функции работает следующим образом.

В исходном состо нии на выходе ключа 33 блока 22 управлени  действует сигнал логического нул , который по выходу 43 поступает на тактовые входы генераторов 3 и 4 одиночных импульсов, блокиру  их работу . С помощью ключа 32 блока 22 управлени  в исходном состо нии подают последовательность тактовых импульсов генератора 26 импульсов на выходе 4В и через элементы ИЛИ 37 и 38 - на выходы 44 и 45 соответственно . Последовательность импульсоп выхода 44 блока 22 управлени  устанавливает триггеры 5 и 6 в нулевое состо ние. Триггер 7 устанавливаетс  в нулевое состо ние последовательностью импульсов выхода 45 блока 22 управлени . Триггеры 5-7 в нулевом состо нии блокируют элементы И 15-18, 20 и отгфывают элемент И 19, выходной сигнал логической единицы которого поступают на управл ющие входы регистров 11 и. 12 сдвига . На управл ющий вход регистра 10 сдвига поступает сигнал логической единицы с инверсного выхода триггера 5, который обеспечивает установку регистра 10 сдвига в нулевое состо ние, так как его установочный вход подключен к входу логического нул  устройства. Сигнал логической единицы, поступающий с выхода элемента И 19 на управл ющие входы регистров 11 и 12 сдвига, обеспечивает установку регистров 11 и 12 сдвига в нулевое состо ние, так как на установочный вход регистра 11 сдвига поступают нулевые сигналы с выхода сумматора 8, а установочный вход регистра 12 сдвига соединен с входом логического нул  устройства.

Счетчики 13 и 14 устанавливаютс  в исходном режиме в нулевое состо ние последовательностью импульсов, поступающей на их установочные входы с выхода 48 блока 22 управлени .

В исходном режиме генератор 26 импульсов блока 22 управлени  формирует последовательность тактовых импульсов частоты f, из которой с помощью п-разр дного распределител  27 импульсов формируют п последовательностей импульсов частоты f/n, сдвинутых друг относительно друга на врем  1/f. Выходной сигнал каждого разр да распределител  27 импульсов совпадает с моментом считывани  соответствующего разр да двоичного кода с выходов регистров 10 - 12 сдвига. Например, последовательность импульсов первого разр да распределител  27 импульсов, поступающа на выход 46 блока 22 управлени ,совпадает по времени со сдвигом первого (младшего) разр да двоичных кодов в регистрах 10-12 сдвига. Последовательность импульсов последнего п-го разр да распределител  импульсов , поступающего на входы элемен0

5

0

5

0

5

0

5

0

5

тон и 39-42, совпадает по времени со сдвигом последнего п-го разр да двоичных кодов в регистрах 10-12 сдвига.

В исходном режиме с помощью коммутаторов 28 и 29 блока 22 управлени  устанавливаютс  два заданных двоичных кода останова.

Заданное значение первого двоичного кода останова устанавливаетс  на коммутаторе 28 путем коммутации в единичных разр дах задаваемого двоичного кода соответствующих выходов разр дов распределител  27 импульсов к соответствующим входам элемента ИЛИ 35. Аналогичным образом на коммутаторе 29 устанавливаетс  заданное значение второго двоичного кода останова. После установки заданных значений двоичных кодов останова на коммутаторах 30 и 31 на выходах элементов ИЛИ 37 и 38 формируютс  заданные последовательные п-разр дные двоичные коды, период повторени  которых равен n/f или п тактов.

В режиме вычислени  показател  экспоненциальной функции входы 24 и 25 устройства подключают к источникам эталонных напр жений, задающих два уровн  эталонного напр жени  и и и (фиг.4).

На информационный вход 23 устройства подаетс  аналоговый сигнал, измен ющийс  по экспоненциальному закону Ug и е , где U начальное значение входного напр жени ; oi- - показатель экспоненциальной функции; t - врем .

В исходном состо нии на выходе схем 1 и 2 сравнени  действуют сигналы логического нул . Как только входное напр жение, действующее на информационном входе 23, достигает первого уровн  эталонного напр жени  и,, срабатывает схема 1 сравнени , на выходе которой формируетс  сигнал логической единицы. Выходной сигнал схемы 1 сравнени  запускает генератор 3 одиночных импульсов, на тактовый вход которого в режиме вычислений через ключ 33 и элемент 34 задержки на длительность тактового импульса поступает пог.ледовательность импульсов п-го разр да распределител  27 импульсов блока 22 управлени . Выходной импульс генератора 3 одиночных импульсов устанавливает триггер 5 в единичное состо ние, на

5n

пр мом выходе которого формируетс  сигнал логической единицы, ctniMaioiHur блокировку элемента И 15. Последовательность импульсов первого разр да распределител  27 импульсов с выхода 46 блока 22 управлени  поступает через элементы И 15, Ш1И 21 на вход сумматора 8,на другой вход которого сдвигаетс  под действием тактовых импульсов генератора 26 импульсов блока 22 управлени  начальной нулевой двоичный код регистра 10 сдвига За врем  п тактов, где п - количество разр дов регистра 10 сдвига, с выхода элемента Ш 1И 23 на вход сумматора 8 поступает один импульс, который увеличивает начальный двоичный код на единицу, и результат с выхода сумматора 8 записываетс  в регистры 10 и 11 сдвига под действием тактовых импульсов генератора 26 импульсов блока 22 управлени . В последующие такты работы устройства в регистрах 10 и 11 сдвига формируетс  двоичный код, соответствующий количеству импульсов, поступающих через каждые п тактов на вход суммато- ра 8 с выхода первого разр да распределител  27 импульсов блока 22 управлени  через элементы И 15, ИЛИ 21, Так будет продолжатьс  до тех пор, пока не сработает схема 2 сравнени , котора  срабатьшает при достижении входного напр жени  на информационном входе 23 второго уровн  эталонного напр жени  U. В этом случае на выходе схемы 2 сравнени  формируетс  сигнал логической единицы, который запускает генератор А одиночных импульсов, на тактовом входе которого через ключ 33 и элемент 34 задержки на длительность тактового импульса действует последовательность импульсов п-го разр да распределител  27 импульсов блока 22 управлени . Выходной сигнал генератора 4 одиночных импульсов ус- танавливает триггеры 6 и 7 в единич- ное состо ние, при котором снимаетс  блокировка элементов И 16, 17, 18, 20 и блокируетс  элемент И 19. Блокировка элемента И 19 обеспечивает подключение информационного входа регистра 11 сдвига к его выходу и информационного входа регистра 12 сдвига к выходу сумматора 9.

К моменту установки триггера 6 в единичное состо нт е на регистрах

5

9896

10 и 11 сдиига уС т ипшпшаетс  дво- ичны1 код, значение которог о пропорционально интервалу времени между событи ми перехода входного напр - 5 жени  через первый и второй уровни эталонного напр жени . Двоичный код регистра 11 сдвига циркулирует без с выхода на его информационный вход, а также поступает 0 через элементы И 17, Ш1И 21 последовательно во времени, начина  с младшего разр да, на вход последователь- тюго двоичного сумматора 8, на второй вход которого под действием тактовых импульсов генератора 26 импульсов блока 22 управлени  сдвигаетс  двоичный код регистра сдвига. За каждые п тактов работы устройства , где п - количество разр дов ре- 0 гистров 10 и 11 сдвига, выполн етс  один цикл суммировани  двоичных кодов регистров 10 и 11 сдвига, а результат сдвигаетс  в регистр 10 сдвига. Поскольку выход сумматора 8 соединен с информационным входом регистра 10 сдвига, то в регистре 10 сдвига накапливаетс  двоичный код, равный произведению количества циклов суммировани  на величину дво- - ичного кода регистра. 11 сдвига. В это врем  дес тичный счетчик 13 выполн ет подсчет количества циклов суммировани  сумматором 8, так как через каждые п тактов на его счетном 5 входе действует импульс первого разр да распределител  27 импульсов блока 22 управлени , поступающий через элемент И 16. Так будет продолжатьс  до тех пор, пока двоичный код 0 регистра 10 сдвига не достигнет заданного коммутатором 28 блока 22 управлени  двоичного кода.

Дтюичный код регистра 10 сдвига- 5 етс  под действием тактовых импульсов генератора 26 импульсов блока 22 управлени  на вход 52 блока 22 управлени , где сравниваетс  с заданным значением. Если двоичный код в реги- 0 стре 10 сдвига достиг или превысил заданное значение, то блок 22 управлени  вырабатывает на выходе 46 сигнал , который сбрасывает триггеры 5 и 6 в нулевое состо ние, при котором 5 элементы И 15-17 блокируютс  и вычисление показател  экспоненциальной функции счетчиком 13 заканчиваетс .

Блок 24 управлени  формирует сигнал сброса триггеров 5 и 6 в нулевое

713

состо ние следующим образом. Последовательна  схема 30 сравнени  сравнивает заданный последовательный двоичный код, действующий на выходе элемента ИЛИ 35 блока 22 управлени , с текущим значением двоичного кода, сдвигаемого с выхода регистра 10 сдвига на вход 52 блока 22 управлени В случае равенства или превышени  заданного на коммутаторе 28 значени  двоичного кода на одном из выходов последовательной схе мы 30 сравнени  формируетс  сигнал логической единицы , который снимает блокировку элементов И 39 и 40. Импульс п-го разр да -распределител  27 импульсов проходит через элемент И 39 или И 40 на вход элемента ИЛИ 37 и -далее с выхода 44 блока 22 управлени  поступает на нулевые входы триггеров 5 и 6. После каждого цикла сравнени  схемы 30 и 31 сравнени  сбрасываютс  в исходное состо ние импульсами, действующими на выходе элемента 34 задержки.

Кроме вычислени  счетчиком 13 показател  экспоненциальной функции, устройство вычисл ет прогнозируемое врем  достижени  процессом заданного уровн  напр жени  Uj (фиг.4),т.е. прогнозируемое значение интервала времени t, - t вычисл етс  в счетчике 14 следующим образом.

После достижени  экспоненциальным процессом уровн  напр жени  U и установки триггера 7 в единичное состо ние выходным сигналом генератора 4 одиночных импульсов с элементов И 18 и 20 снимаетс  блокировка. Элемент И 18 подключает вход сумматора 9 к выходу 49 блока 22 управлени , на который поступает заданный коммутатором 29 двоичный код останова . Заданный на коммутаторе 29 блока 22 управлени  двоичный код преобразуетс  элементом ИЛИ 36 в последовательный двоичный код, который через элемент И 18 поступает последовательно во времени, начина  с младшего разр да на вход сумматора 9. Одновременно, на другой вход сумматора 9 под действием тактовых импульсов генератора 26 ш гаульсов блока 22 управлени  сдвигаетс  начальный нулевой код регистра 12 сдвига . Один цикл суммировани  сумматором 9 выполн етс  за п тактов, где п - количество разр дов регистра 12 сдвига. Результат суммировани 

9

с выхода сумматора 9 С7(вигаетс  вновь в регистр 12 сдвига. Поскольку выход сумматора 9 соединен с информационным входом регистра 12

сдвига, выход которого соединен с

входом сумматора 9, то в регистре 12 сдвига накапливаетс  двоичный код, равный произведению количества циклов суммировани  на величину двоичного кода заданного на коммутаторе 19 блока 22 управлени .

Дес тичный счетчик 14 в это врем  выполн ет подсчеты количества циклов

суммировани  сумматором 9, так как через каждые п тактов на его счетном входе действует импульс первого разр да распределител  27 импульсов блока 22 управлени , поступающий через элемент И 20. Так будет продолжатьс  до тех пор, пока двоичный код на выходе сумматора 9 не достигнет двоичного кода, хран щегос  динамическим способом в регистре 11 сдвига , путем циркул ции кодов с выхода регистра 11 сдвига на его информационный вход. Последовательный двоичный код, начина  с младшего разр да , сдвигаетс  под действием тактовых импульсов генератора 26 импульсов блока управлени  с выхода регистра 11 сдвига на вход 50 управлени  и далее - на первый информационный вход последовательной схемы 31 сравнени , на второй информационный вход которой по входу 51 блока 22 управлени  поступает, начина  с младше-- го разр да, последовательный двоичный код с выхода сумматора 9. Если

двоичный код на выходе сумматора 9 достиг или превысил значение двоичного кода, хран щегос  в регистре 11 сдвига, то на одном из выходов последовательной схемы 31 сравнени 

формируетс  сигнал логической единицы , который открывает элемент И 41 или И 42. Импульс п-го разр да распределител  27 импульсов проходит через элемент И 41 или И 42 на выход элемента ИЛИ 38 и далее с выхода 45 блока 22 управлени  поступает на нулевой вход триггера 7, устанавлива  его в нулевое состо ние. Триггер 7 в нулевом состо нии блокирует

элементы И 18 и 20, и вычисление прогнозируемого интервала времени t - tj, в счетчик 14 заканчиваетс .

Заданный двоичный код, устанавливаемый на коммутаторе 30 блока 24 уп91335989 ,

равлени , определ етс  заранее дл U у „-ч - г .(f.

установленных уровней напр жений И,i о

и 1 следующим образом.у у - j,.-,4

Показатель экспоненциальной функ- ° ции определ етс  из соотношений Разделив соотношени  (5) на (6),

(6) на (7), логарифмуем их, после . 111-У1 - 1п у, . ,,gj,

.«о

т t, - t, , (2)

где t, и tj - моменты срабатывани Разделив соотношение (9) на (8),

пороговых элементов. получим 1 и 2, соответственно;

k, - величина двоичного ко--i u

tt- f- - / I- f лп

да, накопленного -г с, uu;

регистрах 10 и 11 сдви-

га к моменту време- (t - t, ) определ етс  из соот -а ношени  (2). Соотношение (10) с учеп - количество разр дов „ (2) представить в следуюРеГИСТРОВ 10 и д„д.

сдвига;

f - частота генератора 2625

импульсов.( j. ) f. 1пУ1 1 12У1 1 ( Из соотношений (1) и (2) получаем L п InlJj - InUjJ t выражени  дл  расчета величины заданного двоичного кода, устанавливаемо- де (t - t) - прогнозируемое врем  го на коммутаторе 28: момента t до мо- f мента достижени  про- ( п 2 o(. k,(3)цессом уровн  напр жени  Uj;

Величина С, в двоичном коде уста- - величина двоичного

навливаетс  на коммутаторе 28 блока35 кода, накопленного

22 управлени .в регистре 11 сдвига

При достижении соотношени к моменту времени .

ч;

п - количество разр дов

oc-k, , (4)40 регистров 1 1 и 12

сдвига;

f - частота генератора

схема 30 сравнени  блока 22 управле-26 импульсов,

ни  останавливает процесс вычисле-Если на коммутаторе 29 блока

ни  показател  ао экспоненциальной45 22 управлени  установить в двоичном

функции, величина которого фиксируеткоде величину с  в счетчике 13. Заданный двоичный

код, который устанавливаетс  на ком- . мутаторе 29 блока 22 управлени , оп- i ТпО

редел етс  заранее дл  установлен-50

1 f-Ui ч

ных уровней напр жений U, , U, и U

(фиг.4) следующим образом.

Входное напр жение, действуюш:ее

1 f-Ui ч

1 иГ

- сг.

- сг.

то при достижении соотношени 

на информационном входе 23, достигает соответственно уровней U, 55

з :,.г

и, и„е- -;(5) . (13)

In и, - In U bL(t - t,); (8) In Uj - In U, 66(t, - t,,), (9)

1 f-Ui ч

1 иГ

(12)

- сг.

то при достижении соотношени 

II 1

схема 31 сратзнени  блока 22 управлени  останавливает процосс счета п счетчике 14, в котором фиксируетс  величина прогнозируемого времени (t , - tj) .

Если на коммутаторе 29 блока 22 управлени  установить в двоичном коде величину

С,

--- (InU, - InU)

f n

- с:

то при достижении соотношени 

с, k,

схема 31 сравнени  блока 22 управлени  остановит процесс счета в счетчике 14, когда значение в нем достигнет величины посто нной времени с экспоненциального процесса.

Соотношение (15) следует из выражений (1), (2) и (14) с учетом св зи между показателем йЬ экспоненциальной функции и посто нной времени ни о .

об

Таким образом, устройство в счетчике 13 вычисл ет значение показател экспоненциальной функции, а в счег- чике 14 - значение посто нной времени или прогнозируемое врем  прохождени  экспоненциальным процессом двух заданных уровней напр жени  U и Uj.

Схема 30 или 31 сравнени  (фиг.З) работает следующим образом.

На информационные входы 64 и 65 поступают, начина  с младшего разр да , последовательные двоичные коды чисел А и В соответственно. В исходном состо нии триггеры 57 и 58 наход тс  в нулевом состо нии, в которое они устанавливаютс  каждые n тактов последовательностью импульсов на входе 67 сброса. На выходе элементов И 59 и 60 формируютс  поразр дно логические функции АВ и АВ соответственно . Если В А, то триггер 58 устанавливаетс  в единичное состо ние выходн ым сигналом элемента И 60.

,

3398912

Kor/i.a Л В, элементы М 39 и 60 закрыты и триггеры 37 и 38 сохран ют нулевое состо ние. После тгоразр д ( ного сравнени  гзсех разр дов последовательных двоичных кодов чисел А и В триггер 37 находитс  в единичном состо нии и на выходе 68 превышени  формируетс  единичный сигнал,

10 если В А. В случае В А триггер 58 находитс  в единичном состо нии и на выходе 70 пренижени  формируетс  единичный сигнал. Когда А В, триггеры 37 и 38 сохран ют

15 нулевое состо ние и на выходе элемента ШШ-НЕ 63 формируетс  единичный сигнал. ,

Claims (1)

1. Формула изобретени 

   20

   Устройство дл  вычислени  показател  экспоненциальной функции, содержащее первый и второй схемы сравнени , первый и второй генераторы

   25 одиночных импульсов,первый и второй триггеры, первый суьтматор, первый и второй регистры сдвигов, первый элемент ИЛИ, первый, второй и третий элементы И, -первый счетчик, блок

   30 управлени , содержащий генератор

   импульсов, распределитель импульсов, элемент задержки, первый и второй ключи, первый коммутатор, первый и второй элементы ИЛИ, первую схему

   35 сравнени , первый и второй элементы И, выход генератора импульсов соединен с входом распределител  импульсов , выходы с первого по п-й которого , где n - разр дность регистров

   40 сдвига, соединены с первого по п-й информационными входами первого коммутатора , управл ющий вход которого соединен с входом задани  длительности первого периода вычислений

   45 блока управлени , выходы коммутатора через первьй элемент ИЛИ соединены с первым информационным входом первой схемы сравнени , тактовый вход и вход сброса которой соединеgg ны соответственно с выходом генератора импульсов и с выходом элемента задержки, п-й выход распределител  импульсов соединен с входом элемента задержки и с первыми входами первоgg го и второго элементов И, вторые входы которых соединены с входами соответственно, двенства и превышени  эталонного кода первой схемы . сравнени , выходы первого к второго

   ГЗ) ГГ)9Й9

   лементов И соединопы с перв1 1м и

   м л ч п п к л с м к ч в п т в в л ды И в че ле с ле

   вторым входами второго элемента ИЛИ третий вход которогч) соединен с входом П€;рвого ключа, информационный вход которого соединен с выходом генератора импульсов, выход элемента задержки соединен с информационным входом второго ключа, управл ющие входы первого и второго ключей соединены соответственно с первым и вторым входами задани  режима вычислени  блока управл(П)и , причем в устройстве первые информационные входы первой и второй схем сравнени  соединены с информационным входом устройства, второй информационный вход первой схемы сравнени  соединен с входом задани  первого эталонного кода напр жени  устройства,вход задани  второго эталонного кода напр жени  которого соединен с вторым информационным входом второй схемы сравнени , выход второго ключа блока управлени  соединен с тактовыми входами первого и второго генераторов одиночных импульсов, входы запуска которых соединены с выходами соответственно первой и второй схем сравнени , выходы первого и второго генераторов одиночны:-; импульсов соединены соответственно с единичными входами превого и второго триггеров нулевые входы которых соединены с выходом второго элемента ИЛИ блока управлени , выход первого разр да распределител  импульсов которого соединен с первыми входами первого и второго элементов И, вторые входы которых соединены соответственно с инверсным и пр мым выходами второго триггера, инверсный и пр мой выходы первого триггера соединены соответственно с управл ющими входами первого регистра сдвига и третьим входом первого элемента И, пр мой выход второго триггера соединен с первым входом третьего элемента И, первый вход первого сумматора соединен с выходом первого регистра сдвига, информационный вход которого соединен с выходом первого сумматора, установочный вход первого регистра сдвига соединен с входом логического нул  устройства, выходы первого ключа и генератора импульсов блока управлени  соединены соответственно с установочным входом первого счетчика и входами синхронизации первого и вто0

   5

   0

   5

   0

   5

   0

   5

   0

   5

   рого р(Ч И(тро  г/(|,1П а, ньг/.од nTfip - го итемрнтл И соединен C j C4 THiiiM входом первого счетчика, выход элемента ИЛИ соединен со вторым входом первого сумматора, выход первого элемента И соединен с первым входом элемента ИЛИ, второй вход которого соедине.н с выходом третьего элемента И, выход первого регистра сдвиг а соединен с вторым информационным входом первой схемы сравнени  блока управлени , установочный вход второго регистра сдвига соединен с выходом первого сумматора, выход второго регистра сдвига соединен со своим ин- формационньгм входом и с вторым входом третьего элемента И, отличающее с  тем, что, с целью расширени  функциональных возможностей за счет вычислени  прогнозируемого времени достижени  процессом заданного уровн  напр жени , в него введены второй cyMMaiTop, третий регистр сдвига, третий триггер, четвертый, п тый и шестой элементы И, второй счетчик,а блок управлени  дополнительно содержит второй коммутатор, вторую схему сравнени , третий и четвертый элементы И, третий и четвертый элементы ИЛИ, причем выходы разр дов с первого по п-й распределител  импульсов блока управлени  соединены с первого по п-й информационными входами второго коммутатора, управл ющий вход которого соединен с входом задани  длительности второго периода вычислений блока управлени , выходы второго коммутатора блока управлени  соединены с входами третьего элемента ИЛИ блока управлени , выход которого соединен с первым входом четвертого элемента И, выходы равенства и превышени  эталонного кода второй схемы сравнени  блока управлени  соединены соответственно с первыми входами третьего и четвертого элементов И блока управлени , вторые входы которых соединены с выходом п-го разр да распределител  импульсов блока управлени , выходы третьего и четвертого элементов И блока управлени  соединены соответственно с первым и вторым входами четвертого элемента ИЛИ блока управлени , третий вход которого соединен с выходом первог о ключа блока управлени , выходы генератора импульсов

   151

   и элемента задержки блока управлени  соединены соответственно с тактовым входом и входом сброса второй схемы сравнени , первый и второй информационные входы которой соединены соответственно с выходом второго регистра сдвига и с выходом второго сумматора, выход четвертого элемента ИЛИ блока управлени  соединен с нулевым входом третьего триггера, единичный вход которого соединен с выходом второго генератора оди- ночных импульсов, выход генератора импульсов блока управлени  соединен с входом синхронизации третьего регистра сдйига, установочный вход которого соединен с входом логического нул  устройства, управл ющие входы вторрго и третьего регистров сдвига объединены и соединены с выходом

   t

   5

   38

   9,6

   п того элемента И, первый и второй входы которого соединены соответственно с инверсными выходами второго и третьего триггеров, информационный вход и выход третьего регистра сдвига соединены соответственно с выходом и первым входом второго сумматора , второй вход которого соединен с

   выходом четвертого элемента И, выход первого разр да распределител  импульсов блока управлени  соединен с первым входом шестого элемента И, второй вход которого объединен с

   вторым входом четвертого элемента

   И и соединен с пр клтм выходом третьего триггера, счетный и установочный входы второго счетчика соединены со- , ответственно с выходом шестого элемента И и с выходом первого ключа блока управлени .

   t

   W

   /

   46

   J7

   / ч

   И д Ш Ш

   7 7К 7 7F лч / /гч /

   сравнени 

   6 53

   Ключ J2

   .

   65

   Щи

   ПЙЗ

   70

   -0/4

   Фиг

   Составитель А.Шул пов Редактор Н.Егорова Техред М.Ходанич Корректор Н.Король

   Заказ 4048/43 Тираж 672Подписное

   ВНИИПИ Государственного комитета СССР

   по делам изобретений -и открытий t13035, Москва, Ж-35, Раушска  наб., д.4/5

   Производственно-полиграфическое предпри тие, г.Ужгород, ул.Проектна ,4