SU1317485A1

SU1317485A1 - Оперативное запоминающее устройство с самоконтролем

Info

Publication number: SU1317485A1
Application number: SU853959374A
Authority: SU
Inventors: Андрей Сергеевич Березин; Евгений Михайлович Онищенко; Сергей Всеволодович Сушко; Юрий Николаевич Еремин; Владимир Иванович Кимарский; Юрий Иванович Кузовлев; Игорь Владимирович Черняк
Original assignee: Московский Инженерно-Физический Институт; Организация П/Я А-3106
Priority date: 1985-09-30
Filing date: 1985-09-30
Publication date: 1987-06-15

Abstract

Изобретение относитс к вычислительной технике и может быть использовано при создании оперативны.х запоминающих устройств в интегральном исполнении. Целью изобретени вл етс снижение потребл емой мощности в режиме внещних обращений. Устройство содержит основной и дополнительный адресные накопители, ассоциативный накопитель, основные и дополнительный усилители, первый и второй дещифраторы, первый и второй коммутаторы , генератор тактовых импульсов, генератор тестовой последовательности, элементы ИЛИ, И, блок сравнени , триггер-защелку , сдвиговый регистр. Уменьщение мощности потреблени в режиме внешних обращений достигаетс за счет отключени питани от блоков самоконтрол . 1 ил. g со 4 00 ел

Description

Изобретение относитс к вычислительной технике и может быть использовано при создании оперативных запоминающих устройств .

Целью изобретени вл етс снижение потребл емой мощности в режиме внещ- них обращений.

На чертеже приведена схема оперативного запоминающего устройства с самоконтролем .

Устройство содержит основной адресный накопитель 1, дополнительный адресный накопитель 2, первый дещифратор 3, основные усилители 4, дополнительные усилители 5, второй дешифратор 6, ассоциативный накопитель 7, первый коммутатор 8, генера- тор тестовой последовательности 9, генератор тактовых импульсов 10, второй коммутатор И, первый элемент ИЛИ 12, второй элемент ИЛИ 13, третий элемент ИЛИ 14, триггер-защелку 15, блок сравнени 16, элемент И 17, сдвиговой регистр 18, четвертый элемент ИЛИ 19, адресные входы 20; вход записи-считывани 21, информационный вход 22, вход отключени самоконтрол 23, информационный выход 24 и выход отбраковки устройства 25.

Устройство работает следующим образом .

При подключении питани к устройству генератор тестовой последовательности 9, ассоциативный накопитель 7, генератор тактовых импульсов 10, сдвиговый регистр 18 и триггер-защелка 15 устанавливаютс в исходное состо ние («О на выходах перечисленных схем; цепи начальной установки не указаны). Состо ние «О на управл ющем входе первого коммутатора 8 (пр мой выход триггера-защелки 15) обеспечивает прохождение на второй дешифратор 6 сигналов с адресных выходов генератора тестовой последовательности 9, а поддержание в режиме самоконтрол на выходах 21 н 22 состо ни «О - прохождение на усилители 4 и 5 информационного сигнала и сигнала записи-считывани генератора тестовой последовательности 9.

Блок сравнени 16 обеспечивает сравнение считанных данных с ранее записанными и при обнаружении несовпадени формирует выходной сигнал уровн «1, по которому в ассоциативный накопитель 7 производитс запись текущего адреса столбца элементов пам ти, а в первый разр д сдвигового регистра 18 - состо ние «1 (сравнение разрешено только в режиме считывани во втором полупериоде тактового сигнала).

После окончани режима самоконтрол отключаетс питание от отработавщих блоков самоконтрол . Отключение питани обеспечиваетс при переключении триггера-защелки 15 в состо ние «1 (состо ние «О

на инверсном выходе). Така организаци отключени питани обеспечивает в режиме внещних обращений прохождение через элементы ИЛИ 12 и 13 и первый коммутатор 8 сигналов с внещних входов устройства .

Отключение питани от схем самоконтрол происходит не только по заверщению самоконтрол (сигнал с выхода генератора тактовой последовательности). Если накопитель полностью исправен, то при присоединении выхода 22 к щине питани также происходит отключение схем самоконтрол , и самоконтроль вообще не производитс (такое отключение целесообразно проводить и при неисправности блоков самоконтрол ).

Claims

Формула изобретени

0

5

0

Оперативное запоминающее устройство с самоконтролем, содержащее основной и дополнительный адресные накопители, информационные входы-выходы которых подключены к выходам-входам основных и дополнительных усилителей, первый дешифратор , входы которого соединены с выходами первой группы первого коммутатора , информационные входы первой группы которого вл ютс адресными входами устройства, а выходы второй группы подключены к входам второго дещифратора и к информационным входам ассоциативного накопител , управл ющий вход которого соединен с выходом блока сравнени и с входом сдвигового регистра, выход которого вл етс выходом отбраковки устройства , первый и второй элементы ИЛИ, одни входы которых вл ютс соответствен5 но информационным входом и входом записи-считывани устройства, выходы второго дещифратора подключены к входам выборки основных усилителей, информационный выход которых и информационный выход дополнительных усилителей соединены с информационными входами второго коммутатора, генератор тактовых им- гЕульсов, выход которого подключен к тактовому входу генератора тестовой последовательности , адресные выходы которого соединены с информационными входами второй группы первого коммутатора, отличающеес тем, что, с целью снижени потребл емой мощности в режиме внешних обращений, в устройство введены третий и четвертый элементы ИЛИ, триггер-защел50 ка и элемент И, причем информационный и управл ющий выходы генератора тестовой последовательности соединены с вторыми входами первого и второго элементов ИЛИ, выход переполнени подключен к первому входу четвертого элемента ИЛИ, а вход питани соединен с одноименными входами генератора тактовых импульсов, четвертого элемента ИЛИ, элемента И,

0

5

55

блока сравнени и с одним выходом триггера-защелки , другой выход которого подключен к управл ющему входу первого коммутатора, а вход соединен с выходом четвертого элемента ИЛИ, второй вход которого вл етс входом отключени самоконтрол устройства, выход первого элемента ИЛИ подключен к информационным входам основных и дополнительных усилителей и к второму входу блока сравнени , выход второго элемента ИЛИ соединен с входами записи-считывани основных и дополнительных усилителей и с первым

входом элемента И, второй вход которого подключен к выходу генератора тактовых импульсов, а выход соединен с третьим входом блока сравнени , первый вход которого

подключен к выходу второго коммутатора и вл етс информационным выходом устройства , адресные входы основного и дополнительного адресных накопителей соединены с выходами первого дешифратора, выходы ассоциативного накопител подключены к входам третьего элемента ИЛИ, выход которого соединен с управл ющим входом второго коммутатора.

6 6 . Л7 о

„, ОО OQ22

2} 2324Ь $