вен1Ю к выходам считывани второго и третьего усилителей, вхоаы записи которых и выход третьегхэ элемента ИЛИ соединены соответственно с вторым выходом и четвертым входом блока ввода и вывода информации, третий выход генератора сигналов подключен к входу второго формировател сигналов, а второй вход - к выходу четвертого элемента ИЛИ, первый вход которого соединен с выходом сдвигового регистра, первый и
10
349
второй в коды которого подключены соответственно к первому входу генератора сигналов и второму выходу блока сравнени , третий выход которого и второй ВХОД четвертого элемента ИЛИ соединены соответственно с третьим входом и ойним из выходов счетчика импульсов, другие выходы которого подключены к одним из входов первого коммутатора, другие входы которого вл ютс адресными входами устройства.
Изобретение относитс к вычисплтепьгной технике, в частности к запоминающиц устройствам, и может быть использовано при создании оперативных запоминающих устройств в интегральном исполнении. Известно оперативное запоминающее устройство с автономным контролем, которое содержит накопитель, адресные и разр дные формирователи, дешифраторы, тактощ 1й генератор, генератор тестовых последовательностей и схему сравнени Недостатками этого устройства вл ютс большие аппаратурные затраты и низка эффективность контрол , Наиболее близким техническим; решением к изобретению вл етс оперативное запоминающее устройство с автономным контролем, содержащее накопитель, дешиф раторы, усилители, блок управлени , блок ввода и вывода, счетчик, генератор, блок сравнени , формирователи импульсов и апементы ИЛИ. Выходы первого дешифра- тора подключены к входам первого усилител , выходы которого соединены с входами накопител , другие входы которого соединены с выходами второго усилитеп , входы которого подключены к выходам BTOpoixi дешифратора, управп к ший вход которого соединен с первым выходом бпока управлени ,другие выходы которого подключены соответственно к управл ющим входам первого дешифратора , первого и второго усилител . Первый вход блока ввода и вывода соединен с выходом первого элемента ИЛИ, второй вход соединен с выходом второго эпемвнч та ИЛИ, а выход подключен к первому входу бпока сравнени , второй вход .которого соединен с первым выходом пе{ Ього формировател импульюов, второй выход которого соединен с вторым входом первого элемента ИЛИ, первый вход которого вл етс первым внешним входом устройства. Третий вход блока сравнени подключен к третьему выходу второго формировател импульсов, первый выход которого соединен с вторым входом второго элемента ИЛИ, первый вход которого вл етс вторым внешним. входом устройства . Третий вход блока сравнени подключен к третьему выходу второго формировател импульсов, первый выход которого подключен к второму входу второго элемента ИЛИ, первый вход которого вл етс вторым внешним входом устройства. Второй выход второго форнмировател импульсов подключен к первому входу первого формировател импульсов , второй вход которого соединен с вторым выходом генератора, второй выход которого соединен с первым входом счетчика, а первый вход соединен с вторым входом счетчика и третьим внешним входом устройства 2 . Недостатком известного устройс 1за вл етс низка эффективность контрол , обусловленна отбраковкой микросхем после вы влени первого же неисправного элемента пам ти, что снижает надежность устройства. Цель изобретени - повышение надежности устройства. Поставленна цель достигаетс тем, что в оперативное запоминающее устройство с автономным контролем, содержащее основной адресный накопитель, дешифраторы , усипнтепи, блок сравнени , 1блок управлени , блок ввода и вывода ин310 формации, счетчик импупьсов, генератор сигнадов, формирователи сигнапов и эпе . менты ИЛИ, причем выходы первого дешифратора подключены к входам первого усипитеп , выходы которого соединены с одними из.входов, основного адресного накопитеп , другие входы и выходы которого подключены соответственно к адресным выходам и одним из адресных входов второго усипитеп , другие адресные входы которого соединены с выходами второго дешифратора, управл ющие входы дешифра торов и усилителей подключен к выходам блока управлени , первые выходы первого и второго формирователей сигналов соеди нены соответственно с первыми входами первого и второго элементов ИЛИ, въгходы которых подключены соответственно к первым и вторым входам блока ввода и вывода информации, первый выход крторого соединен с первым входом блока сраЕ нени , второй вход которого подключен к второму выходу первого формировател сигналов, а третий вход - к второму выходу второго формировател сигналов третий выход которого соединен с первым входом первого формировател сигналов, второй вход которого подключен к первому выходу генератора сигналов, второй выход которого соединен с первым входом счетчика импульсов, второй вход которого И первый вход генератора сигналов объединены и вл ютс установочным входом устройства, первым и вторым управл ющими входами которого вл ютс вторые входы первого и второго элементов И, а информационным входом устройства вл етс третий .вход блока ввода и вывода информации, введены ассоциативный накопитель , дополнительный адресный накопитель , коммутаторы, третий усилитель, сдвшх вый регистр, третий и четвертый элементы ИЛИ, причем одни из выходов первого коммутатора соединены с входами первого дешифратора, а другие выходы - с входами второго дешифратора и входами ассоциативного накопител , управл ющий вход которого подключен к первому выходу блока1 сравнени , а выходык входам второго коммутатора, выходы которого соединены с одними из адресных входов третьего усилител , другие адресные входы и адресные выходы которого подключены к выходам и одним из входов дополнительногю адресного накопитеп , другие входы которого соединены с выходами первогю усилитетт , входы третьего элемента ИЛИ подключены соответственно к выходам считывани вто494 рого и третьего уснпителей, входы aamicu которых и выход третьего элемента ИЛИ соединены соответственно с вторым выхо-. дом и четвертым входом блока ввода и вывода информации, третий выход генератора сигналов подключен к входу второгмэ формировател сигналов, а второй входк выходу четвертого элемента ИЛИ, первый вход которого соединен с выходом сдвигового регистра, первый и второй входы которого подключены соответственно к первому входу генератора сигналов и к второму выходу блока сравнени , третий выход которого и второй вход четвертого элемента. ИЛИ соединены соответственно с третьим входом и одним из выходов счетчика импупьсов, другие выходы которого подключены к одним из входов первого коммутатора, другие входы которого вл ютс адресными входами устройства. На чертеже .приведена функциональна схема предлагаемого устройства. Устройство содержит первый дешифратор 1,. первый усилитель 2, основной адресный накопитель 3, блок 4 управлени , второй усилитель 5, второй дешифратор 6, первый коммутатор 7, дополнительный адресный накопитель 8, третий усилитель 9, первый элемент ИЛИ 10, второй коммутатор 11, ассоциативный накопитель 12, блок 13 ввода и вывода информации, счетчик 14 импульсов, второй 15 и третий 16 элементы ИЛИ, сдвиговый регистр 17, блок 18 сравнени , первый 19 и второй 20 формирователи, сигналов, генератор 21 сигналов и четвертый элемент . ИЛИ 22. Устройство работает следующим образом . Внешним сигналом Автоном, поступающим на установочный вход устройства, устанавливаютс в начальное состо ние счетчик 14, регистр 17 и запускаетс генератор 21..Счетчик 14 и формирователи 19 и 20, управл емые выходными сигналами генератора 21, обеспечивают работу устройства в режиме проверки работоспособности чеек пам ти накопите л 3, причем счетчик 14 обеспечивает последовате ьный перебор чеек пам ти при тестировании, формирователь 19 вь1рабатывает внутренние сигналы Запись /считывание а формирователь 20 вырабатывает внутренние сигналы. Элементы ИЛИ 15 и 16, а также коммутатор 7 управл ют поступлением на дешифраторы 1 и б и бпок 13 сигналов пибо с внеш51 них . входов устройства, пибо с выходов внутренних блоков. Выбор функционального теста, реализуемого на основе перечисленных блоков, определ етс в первую очередь особенност л1 технологического процесса, а та же емкостью накопителей, мощностными и временными параметрами устройства. Пусть в качестве функционального тео та выбран тест Последовательна запись считывание. В ходе тестировани считываема информаци поступает из блока 13 в блок 18, где ,она сравниваетс с истинной информацией. Если блок 18 вырабатывает сигнал совпадени , то по прихдйу следующего сигнала с выхода генератора 21 счетчик 14 формирует адрес следующего элемента пам ти накопител 3. Если считываема информаци нв совпадает с истинной, блок 18 выра ты .вает сигнал Ошибка, поступающий на регистр 17, счетчик 14 и накопитель 12. Этим сигналом производитс запись адреса неисправного элемента пам ти накопител 3 в строку ассоциативных элементов пам ти накопители 12, которо му соответствует элемент пам ти накопител В. Адрес очередного провер емого элемента пам ти поступает как на входы дешифраторов 1 и 6, так и на входы накопитеп 12, где сравниваетс одновременно со всеми хранимыми адресами неисправных элементов пам ти. При совпадении адресов коммутатор 11 выбирает соответствующий Резервный элемент пам ти из накопител ,8 дп считывани или записи. Дл проверки работоспособности элементов пам ти накопител -8 сигнал Ошибка блокирует счетчик 14 на врем , необходимое дл записи и считывани из соответствующего элемента пам ти 49 накопител 8 логических с1П налов и О. Если элемент пам ти накопител 8 оказалс также неисправным, после его замены на следующий элемент пам ти накопител 8 по крайней мере две строки накопител 12 будут хранить одинаковый адрес из которых коммутатор 11 выбирает ту,, в которую адрес записан позднее. Останов генератора 21, т.е. окончание проверки, происходит либо по сигналу с выхода счетчика 14, поступающего на второй вход элемента ИЛИ 22 и означающего завершение выполнени теста, либо по сигналу с выхода регистра 17, означающего превышение числа обнаруженных неисправных элементов пам ти накопител 3 над числом элементов пам ти накопител 8, что означает отбраковку микросхемы пам ти в накопителе 3. В режиме внешних обращений, т.е. после окончани внутреннего тестировани , совпадение внешнего адреса с адресом, хранИмь1м в накопителе 12, означает автоматическую замену неисправного элемента пам ти накопител 3 на исправный элемент пам ти из накопител 8, Внутреннее тестирование может начиват с при подключении питани к устройству (без внешнего сигнала Автоном), дп чего установочный вход устройства должен быть пооключен к шине питани . Таким образом, отбраковка микросхемы пам ти в контролируемом накопителе выполн етс при обнаружении определе ного (более чем одного) числа неисправных элементов пам ти в ней, за счет чего повышаетс надежность устройства. Технико-экономическое преимущество предпоженного устройства заключаетс в его более высокой надежности по сравнению с известным.