SU1282219A1

SU1282219A1 - Программируемое запоминающее устройство

Info

Publication number: SU1282219A1
Application number: SU853851711A
Authority: SU
Inventors: Анатолий Андреевич Добулевич
Original assignee: Минский радиотехнический институт
Priority date: 1985-01-29
Filing date: 1985-01-29
Publication date: 1987-01-07

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в электронных вычислительных машинах, устройствах вычислительной техники и автоматики, контроллерах и устройствах управлени . Целью изобретени вл етс расширение области применени , за счет возможности перезаписи| информации. Поставленна цель достигаетс введением внутренних св зей между чейками пам ти либо по строкам, либо по столбцам . Это позвол ет осуществл ть безадресную некоординатную настройку чеек пам ти путем последовательной передачи информации от одной чейки пам ти к другой. При этом врем настройки сокращаетс и не требуетс доступ к вертикальным тинам выборки элементов пам ти. 2 з.п. ф-лы. 5 ил. (Л

Description

to

00

ю

ND

г-

112

Изобретение относитс к вычисли- i тельной технике и может быть использовано в электронных вычислительных машинах устройствах вычислительной техники и автоматики, контроллерах и устройствах управлени .

Цель изобретени - расширение области применени за счет возможности перезаписи, информации.

На фиг. 1 изображена структурна схема программируемого запоминающего устройства; на фиг. 2 - структурна схема чейки пам ти первой матрицы на фиг. 3 - структурна схема чейки пам ти второй матрицы/ на фиг.- 4 - функциональна схема чейки пам ти первой матрицы; на фиг. 5 - функциональна схема чейки пам ти второй матрицы

Программируемое запоминающее уст ройство содержит первую 1 и вторую 2 матрицы чеек пам ти. Перва 1 матрица чеек 3 пам ти состоит из адресных (строковых) шин 4 и 5, по кото- рым поступают входные напр жени Xj и Х„, инверторов 6, чейки 3 пам ти обвазуют входную матрицу И. Кажда из чее|с 3 пам ти через соответствующие нагрузочные элементы 7 первой группы подключены к шине 8 питани и чейкам 9 пам ти второй матрицы . Ячейки 9 пам ти образуют выходную матрицу ШШ. Первые выходы чеек 9 пам ти соединены с одними из выводов нагрузочных элементов 10 второй группы и вл ютс управл ющими выходами 11 устройства, вторые выводы нагрузочных элементов 10 подключены к шине 12 нулевого потенциала. Блок 13 управлени состоит из элементов 2И 14 и 15, одни входы которых вл ютс синхронизирующими входами, а другие управл ющими входами 16 устройства . По разр дным (столбцовьм) шинам 17 (Z) первой матрицы передаютс сигналы промежуточных переменных Z , Zj, Zj. Ячейка 3 пам ти представ

л ет собой совокупность чеек XZ;. (J 1,2,3, i 1,2). Ячейка 9 пам ти представл ет собой совокупность чеек ZYj| (J 1, 2, 3, , 2, 3), где Y - выходные шины 11, на которых формируютс выходные переменные Y,;, .

Ячейка 3 пам ти XZj (фиг. 2) содержит запоминающую часть 34jj 18 и логическую часть ЛЧ, 19. Запоминающа часть 34jj 18 предназначена дл

20

8221

i 5

. к . а3 , :

30

40

ь ,

50

55

92

хранени кодов режимов функционировани логической части 19. Информаци в запоминающую часть 18 34 , j поступает из запоминающей части предыдущей чейки 3 пам ти входной матрицы И. Информаци из запоминающей части 34j: чейки XZjj может быть передана в запоминающую часть последующей чейки XZ,,. Запоминающие части 34 34; строки чеек образуют горизонтальную последовательную сдвиговую струк-- туру (сдвиговый регистр), сдвиг в .которой производитс под действием синхросигнала записи информации, поступающего с выхода элемента 2И 14. Информаци в первую чейку XZ; горизонтального сдвигового регистра заноситс с шины 4 дл пр мого значени входной переменной Х- при наличии управл ющего сигнала - сигнала разрешени записи W1 и внешнего синхронизирующего сигнала С на входе 16. Информаци с выхода последней чейки 3 XZjj (фиг. 1) далее не передаетс .

С помощью запоминающей части 34; 18 можно установить следующие режи- мы работы соответствующей ей логической части Л4 - 19.

Режим О - установить на выходе Л4)| (на шине Z/) состо ние логического нул . Режим 1 - установить на выходе Л4;; состо ни е логической единицы. Режим св зи с X; - установить логическую св зь между первьш входом логической части Л4,; (шиной Xj 5) и выходом логической части Л4,- (шиной Zj). Режим св зи с X; - установить логическую св зь между вторым входом логической части Л4;: (шириной Xj 4) и выходом логической часу

ти Л4,. (шиной Z,; ) . I U J

Дл кодировани четырех упом нутых режимов достаточно иметь в запоминающей части 34jj два однобитовых запоминающих элемента (два триггера). Логическа часть 19 состоит из комбинационных схем, и предназначена . дл реализации режимов, задаваемых запоминающей частью 18.

Ячейка 9 2Y;,j выходной матрицы ИЛИ (фиг. 3) содержит запоминающую часть 34JI5 20 „и логическую часть Л4j 21. Запоминающа часть предназначена дл хранени кодов режимов функционировани логической части. Информаци в запоминающую часть ЗЧ;/,

поступает из запоминающей части 34

предыдущей чейки пам ти выходной матрицы ИЛИ.. Информаци из ,запоми

части 34

Ji

чейки

)

В запоминающую часть 34

последующей чейки выходнои матрицы. Запоминающие части 34;, SHj столбца чеек ZYji . образуют вертикаль- кую последовательную сдвиговую струк туру (сдвиговый регистр). Сдвиг информации производитс под действием синхросигнала, поступающего с выхода элемента 2И 14. Информаци в первую чейку вертикального сдвигового регистра заноситс с первой столбцовой шины промежуточной переменной Z, при наличии сигнала разрешени записи W2 (управл ющего сигнала) и внешнего синхронизирующего сигнала С. Информаци с выхода последней чейки регистра (ZY- дл фиг. 1) далее не передаетс .

С помощью запоминающей части 34 20 можно установить следующие режимы работы соответствующей ей логической

,-,

части ЛЧj 21.

Режим св зи О - установить на выходе состо ние логического нул . Режим св зи с Z: - установить логическую св зь входа логической части ЛЧjц (шиной Zj 17). Дл кодировани упом нутых режимов в запоминающей части достаточно иметь один однобитовый запоминающий элемент (один триггер). Логическа часть состоит из комбинационных схем и предназначена дл реализации режимов задаваемых запоминающей частью.

Ячейка 3 матрицы И, функциональна схема которой изображена на фиг.4. содержит запоминающую часть из первого 22 и второго 23 двухступенчатых синхронизируемых D-триггеров и логическую часть из комбинационной схемы 2И-ИЛИ 24, вход которой построен по схеме с открытым коллектором. Ячейка 9 матрицы ИЛИ (фиг. 5) включает запоминающую часть - триггер 25 и логическую часть из комбинационной схемы И 26. iI

Настройка запоминающего устройства заключаетс в занесении в запоминающие части 34;: -34 j чеек XZ,-j 30

35

40

дом 11 на режим логической .единицы на выходе, то состо ние столбцовых шин Zi, j 1, 2, 3 определ етс состо нием чеек верхней строки , j 1, 2, 3 матрицы И. Так, если чейка XZ настроена на режим 0 (код настройки 00), то на шине Z имеетс логический ноль. Зафиксированное состо ние столбцовых промежуточных шин матрицы И можно переписать в чейки 9 первой строки матрицы ИЛИ, т.е. чейки ZYj, , j v 1, 2, 3. Дл этого необходимо подать другой сигнал разрешени записи и внешний синхронизирующий сигнал (при отсутствии сигнала разрешени записи ). Информаци со столбцовых шин Zj записываетс в запоминаю-

34;, 20 (фиг. 3) первых

3

щие части

чеек ZYj, каждого столбца чеек выходной матрицы ИЛИ. Одновременно происходит сдвиг информации БЛИЗ на один 45 разр д вдоль каждого столбца чеек матрицы ИЛИ. После такта записи в

чейках ZYj,( , .j 1, 2, 3, хранитс информаци , зафикбиронанна на тинах Zj, 3 1, 2, 3. Дл полной смены ин- 50 формации в матрице ИЛИ необходимо три цикла обновлени , на каждом из которых полностью обновл етс информаци в первой строке матрицы И. ПосZY

JK

ле настройки матрицы ИЛИ окончатель- соответствующих настроечных ко- „о перенастраиваетс матрица И по

дов. Запись настроечных кодов в матрицы И производитс при наличии одного из управл ющих сигналов (сигнала разрешени записи). При этом инвходным сигналам на шинах Xj и при , , .

Как уже отмечалось, необходимо выполнить шесть тактов записи в мат-

. . 4-

.

fO

15

, 25

30

35

40

формаци , поданна на входы устройства , записываетс в запоминающие части 34 (| первых чеек 3 XZ;, каждой строки. Одновременно происходит сдвиг информации вправо на 1 разр д вдоль каждой строки чеек матрицы И в каждой горизонтальной сдвиговой структуре. После шести тактов записи настроечна информаци в матрице И полностью обновл етс .

Принимаем следующее кодирование режимов работы логической части матрицы И. 00 - режим выдачи логического нул на выход Л4 (на шину Zj 17) режим логической св зи шины Х- и Z;, 10 - режим логической св зи шины X; и Zj , 11 - режим выдачи логической единицы на выход логической части (на шину Z 17) ЛЧ-: чей20 ки XZ;j .

Если нижнюю строку чеек матрицы настроить коИ XZjj (j 1, 2, 3)

34;, 20 (фиг. 3) первых

3

щие части

чейках ZYj,( , .j 1, 2, 3, хранитс информаци , зафикбиронанна на тинах Zj, 3 1, 2, 3. Дл полной смены ин- 50 формации в матрице ИЛИ необходимо три цикла обновлени , на каждом из которых полностью обновл етс информаци в первой строке матрицы И. Посвходным сигналам на шинах Xj и при , , .

512

рнцу и, так как кажда чейка 3 матК рицы И содержит в своей запоминающей части два однобитовых запоминающих элемента. В целом настройка запоминающего устройства (фиг. 1) производитс за 27 тактов записи (тактов сдвига информации в последовательных регистрах) : 27(6+1)+(6+1)+(6+1)+6. Дл программировани запоминающего устройства п m входами, п выходами и р разр дными шинами врем настрой

ки (программировани ) Т„„ выражаетс в количестве тактов сдвига формулой Т (2p+1/n+2p 2p/n+1)+n и не зависит от числа входов т.

Устройство функционирует следующим образом.

Логический уровень сигнала Z; на разр дной шине 17 первой матрицы И определ етс режимами работы подключенных к ней своими выходами чеек XZj и задаетс формулой Z:,-.А Х-,

причем , если 0 , если 34;;

10 , , если Х| 1, если 34;; 11.

Например, если 34,( 00 и 34 10,

то Z, Х Х ,

0 и 3422

если 34,2

, если 34, 1 1 то Z 1

11,

и

1 2

ТО Zj 0. 342, 01,

Таким образом, с помощью матрицы И (матрицы конъюнкций) можно сформировать на разр дной шине 17 значение произвольного темпа входных переменных Xj и констант О и 1. Логический уровень на горизонтальной выходной шине Y определ етс режимами работы подключенных к ней своими выходами чеек ZYjK матрицы ИЛИ и задаетс

-JK формулой Y.

если 34

7 7

i

k , V Z, причем .2, J

j 1; если 34- О, Z; 0. Например, если 34,, 1, 34 1, 34,; 1, то Y,Z,+Z2+Z3; если 34, , , то если 34,, О, , , то .

В итоге программируемое запоминающее устройство позвол ет получить систему булевых функций, представленных в дизъюнктивной нормальной форме.

Claims

Формула изобретени

1, Лрограммируемое запоминающее устройство, содержащее первую и вторую матрицу чеек пам ти, блок управлени записью информации, нагрузочные элементы первой и второй груп инверторы, входы которых подключены

5

0

к адресН1,1м шинам первой матрицы чеек пам ти, первым входом соответствующих чеек пам ти и вл ютс адресными входами устройства, выходы инверторов подключены к другим адресным шинам матрицы чеек пам ти и вторым входам соответствующих чеек пам ти, первые выходы чеек пам ти первой матрицы подключены к первым выводам соответствующих на- грузочных элементов первой группы и первым входам чеек пам ти второй матрицы, первые выходы чеек пам ти второй матрицы подключены к первым выводам соответствующих нагрузочных элементов второй группы и вл ютс выходами устройства,входы блока управлени записью информации вл ютс управл ющими входами устройства,о т л и- чающеес тем, что, с целью расширени области применени за счет возможности перезаписи информации , вторые выводы нагрузочньгх эле-у ментов первой и второй групп подключены соответственно к шине питани и шине нулевого потенциала, в каждой строке первой матрицы третий вход каждой чейки пам ти, кроме первой, соединен с вторым выходом предьщущей чейки пам ти, третий вход первой чейки пам ти подключен к одной из адресных шин, в каждом столбце второй матрицы второй вход каждой чейки пам ти, кроме первой, подключен 5 к второму выходу предьщущей чейки пам ти, второй вход первой чейки пам ти соединен с выходами соответствующих , чеек пам ти первой матрицы, третьи входы чеек первой и второй матриц соединены соответственно с первым и вторым выходами блока управлени записью информации.

5

I

0

0
2. Устройство по п. 1 отличающеес тем, что кажда чейка пам ти первой матрицы состоит из первого и второго D-триггеров и элемента 2И-ИЛИ, выход которого вл етс третьим выходом чейки пам ти , первый и второй входы элемента 2И-Р1ПИ вл ютс первым и вторым входами чейки пам ти, третий и четвертый входы элемента 2И-ИЛИ соединены с выходами D-триггера, первые входы которых вл ютс третьим входом чейки пам ти, вторые входы D- триггеров вл ютс вторым выходом чер ки пам ти.

71282219 . 8
3. Устройство по п. 1, о т л и - ходом чейки пам ти, первый вход

чающеес тем, что кажда чейка пам ти второй матрицы состоит из В -триггера и элемента И, выход D-триггера подключен к первому входу элемента И и вл етс первым выffo ,4

1 , 15 Ь

tf}ui.2

If/I1«

Га1

{i

I

D-триггера вл етс вторым входом чейки пам ти, второй вход D-триггера вл етс третьим выходом чей- ки пам ти, выход элемента И вл етс вторым выходом устройства.

(IKft.f

//

jfi

щ