SU729588A1 - Логическое устройство - Google Patents
Логическое устройство Download PDFInfo
- Publication number
- SU729588A1 SU729588A1 SU772543272A SU2543272A SU729588A1 SU 729588 A1 SU729588 A1 SU 729588A1 SU 772543272 A SU772543272 A SU 772543272A SU 2543272 A SU2543272 A SU 2543272A SU 729588 A1 SU729588 A1 SU 729588A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- elements
- matrix
- outputs
- group
- Prior art date
Links
Landscapes
- Logic Circuits (AREA)
Description
(54) ЛОГИЧЕСКОЕ УСТРОЙСТВО
Изобретение относитс к вычислительной технике и может быть использовано в качестве управл ющего устройства в информационно-управл ющих системах.
Известны логические устройства, 5 содержащие вычислительные машины, входные и выходные регистры, блоки цифроаналогового преобразовани , селекторы каналов и дешифраторы, выполн ющие функции анализа состо ни про-О цёсса и формировани последовательностей команд управлени технологического процесса 1.
Недостаток известных устройств состоит в большом объеме оборудовани . 15
Наиболее близким к предлагаемому техническому решению вл етс логическое устройство, содержащее блок па ,м ти в виде матрицы элементов пам ти, блок управлени , соединенный первой 20 группой входов с группой выходов блока дешифрации св зей, а второй группой входов - с группой выходов блока дешифрации состо ни , управл ющий вход которого и управл ющий вход,блока де-25 шифрации св зей подключены к соответствук цим управл ющим выходам блока управлени , и две группы элементов И, входы которых соединены с соответствующими выходами блока управлени , вы- 30
ходы к-тых элементов И первой и второй групп подключены соответственно к первым и вторым входам элементов пам ти к-той строки матрицы 2,
Целью изобретени вл етс уменьшение объема оборудовани .
Поставленна цель достигаетс тем, что блок пам ти выполнен в виде треугольной матрицы элементов пам ти, причем третьи и четвертые входы элементов пам ти к-ой строки матрицы сог единены соответственно с первыми и вторыми входами элементов пам ти к-ой строки и к-ми входами из первой и второй групп входов блока дешифрации св зей, к-ый вход из третьей группы входов которого соединен с к-ым входом из первой группы входов блока дешифрации состо ни и первыми выходами элементов пам ти к-ой строки к-го столбца матрицы, к-ый вход из второй группы входов блока дешифрации состо ни подключен ко вторым выходсш элементов пам ти к-го столбца матрицы (,К);
На чертеже показана блок-схема логического устройства.
Схема устройства содержит блок 1 пам ти из образующих матрицу элементов 2 пам ти, первый 3 и второй .4 входы элементов пам ти 2, элементы И 5, блок 6 управле-/ни , блок 7 дешифрации состо ни , блок 8 дешифрации св зей, первый 9 и второй 10 выходы элементов пам ти 2, третий 11 и четвертый 12 входы элементов Пам ти 2, шины 13 выбора операций , шины 14 ограничений на одновременность , шины 15 запрета, шины 16 анализа св зей и объект 17 управлени . Предположим, что каждый элемент 2 пам ти выполнен в виде контакта, соедин ющего один из входов элемента с одним из выходов. Предположим также , что имеетс п ть команд (этому примеру соответствует блок-схема на чертеже), обозначенные через А1, А2 A3, А4 и А5, и что регшизаци управлени состоит в выдаче этих команд, например в последовательности А1, А5 A3, А2, А4. Пусть объект управлени при невозможности выполнить команду А5 (например, из-за отказов оборудов ни , выполн ющего эту команду) допус кает выполнение команды A3. В других же случа х замена команд недопустима Построим квадратную матрицу переходов размеров 5x5, причем будем считать, что номеру команды соответствует одноименные столбец и строка Возьмем, дл примера, команду A3 и запишем в третий столбец и п тую строку (номер предшествующей команды ) единицу, а в остальные клетки столбца занесем нули. Аналогичным образом дл каждой команды заполним матрицу. Дл рассматриваемого примера матрица выгл дит следующим образом: X О 00 1 О 1 ХОО 000 X О . 00 10Х Конструкци блока 1 пам ти выпол . нена так, что матрица элементов 2 с ответствует части матрицы переходов лежащей выше главной диагонали. Дл работы устройства необходимо чтобы каждый элемент 2 матрицы был скоммутирован по следующим правилам: а)если в данной клетке матрицы, расположенной выше главной диагонали , клетке, симметричной ей отн сительно главной диагонали, то стои единица св зи между входами и выходами соответствующего элемента 2 от сутствуют. Например, элемент 2 верх ней строки и левого столбца блока 1 соответствующий первой строке и вто рому столбцу матрицы переходов (в блоке 1 отсутствуют элементы 2 дл главной диагонали) должен обеспечивать во всех случа х разрыв между входами и выходами; б)если в данной клетке матрицы, расположенной выше главной диагонаи , стоит единица, то элемент 2 долен коммутировать вход 3, подключенный к шине выбора операций на выход 10, подключенный к шине анализа св зи; в)если в клетке матрицы, располоенной ниже главной диагонали, стоит единица, то элемен 2 должен коммутировать вход 11, подключенный к шине выбора операций, на выход 9, подключенный к шине запрета; г)если в Заданной программе допускаетс замена одной команды, выполнение которой в данный момент не представл етс возможным, другой, то в соответствующем этой предшествующей команде элементе 2 рабочим входом должны быть не входы 3 или 11, а входы 4 или 12, подключенные к шине ограничени на одновременность. Устройство работает следующим образом . При подаче сигналов от блока 6 управлени на щины 13 и 14 информаци с элементов 2 вьвдаетс через шины 15 и 16 в блок 7 дешифрации состо ни элементов . Блок 7 сигнализирует в блок 6 о Столбце, на шинах 15 и 16 которого присутствует нулевой сигнал. Номер этого столбца однозначно соответствует номеру команды, которую необходимо выполнить. Блок 6 выдает эту команду в объект 17 и ждет уведомлени о выполнении этой команды. Получив уведомление , блок 6 вновь возбуждает шины 13 и 14, блокиру при этом с помощью соЬтветствующих элементов И 5 шины 13 и 14 строки, номер которой равен номеру выполненной команды. Таким путемпроисходит последовательное чтение номеров, команд, которые необходимо выдавать в объект 7. Если вместо уведомлени об исполнении команды блок 6 получает от объекта сигнал о невозможности ее выполнить , то блок 6 снова возбуждает шины 13 и 14, блокиру при этом указанные шины строк элементов 2 исполненных команд и шину 14 строки, соответствующей номеру невыполненной команды . При этом, если команды св заны не жестко, будет выполн тьс следующа команда. Блок 8 во врем работы устройства определ ет те элементы процесса, которые уже выполнены, а также те элементы процесса, которые еще не выполнены , так как сигналы с блока 6 с выходов столбцов матрицы по шинам 13 и 14 поступают в блок 8. Кроме того, блок 8 выдает в блок б информацию о том, от каких элементов процесса зависит любой выбранный элемент процесса , так как данна информаци поступает с элементов 2 пам ти через шины запрета 15 в блок 8. Если число элементов процесса из цикла в цикл измен етс , например уменьшаетс , то достаточно в элемен
Claims (1)
- Формула изобретенияЛогическое устройство, содержащее блок памяти в виде матрицы элементов памяти, блок управления, соединенный первой группой входов с группой выходов блока дешифрации связей, а второй группой входов с -группой выходов 3Q блока дешифрации состояния, управляющий вход которого и управляющий вход блока дешифрации связей подключены к соответствующим управляющим выходам блока управления, и две группы эле4ментов И, входы которых соединены с соответствующими выходами блока управления, выходы к-тых элементов И первой и второй групп подключены соответственно к первым и вторым входам элементов памяти к-ой строки матрицы, отличающееся тем, что, с целью уменьшения аппаратурных затрат, блок памяти выполнен в виде треугольной матрицы элементов памяти, причем Третьи и четвертые входы элементов памяти к-ой строки матрицы соединены соответственно с первыми и вторымй входами элементов памяти к-ой строки и к-ми входами из первой и второй групп входов блока дешифрации связей, к-ый вход из третьей группы входов которого соединен с к-ым входом из первой группы входов блока дешифрации состояния и первыми выходами элементов памяти к-ой строки и к-го столбца матрицы, к-ый вход из второй группы входов блока дешифрации состояния подключен ко вторым выходам элементов памяти к-го столбца матрицы (к в 1,К).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU772543272A SU729588A1 (ru) | 1977-11-09 | 1977-11-09 | Логическое устройство |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU772543272A SU729588A1 (ru) | 1977-11-09 | 1977-11-09 | Логическое устройство |
Publications (1)
Publication Number | Publication Date |
---|---|
SU729588A1 true SU729588A1 (ru) | 1980-04-25 |
Family
ID=20732910
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU772543272A SU729588A1 (ru) | 1977-11-09 | 1977-11-09 | Логическое устройство |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU729588A1 (ru) |
-
1977
- 1977-11-09 SU SU772543272A patent/SU729588A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4394753A (en) | Integrated memory module having selectable operating functions | |
GB1026889A (en) | Computer control | |
EP0174845A2 (en) | Semiconductor memory device | |
US4578771A (en) | Dynamically reprogrammable array logic system | |
SU729588A1 (ru) | Логическое устройство | |
SU1072036A1 (ru) | Устройство дл сопр жени ЭВМ с внешними устройствами | |
US5983311A (en) | Sequential memory accessing circuit and method of addressing two memory units using common pointer circuit | |
JPH05113929A (ja) | マイクロコンピユータ | |
SU1282219A1 (ru) | Программируемое запоминающее устройство | |
JP2799258B2 (ja) | シリアルアクセスメモリ | |
SU1164688A1 (ru) | Устройство дл параллельного обмена информацией | |
SU879563A1 (ru) | Устройство дл контрол программ | |
SU1539789A1 (ru) | Процессор полупроводниковой внешней пам ти высокопроизводительной вычислительной системы | |
SU1465836A1 (ru) | Устройство дл функционального контрол цифровых узлов | |
SU1001100A1 (ru) | Устройство управлени пам тью | |
JPH0512883A (ja) | シーケンシヤルメモリ | |
SU1339558A1 (ru) | Программное устройство управлени | |
SU763899A1 (ru) | Устройство дл микропрограммного управлени | |
SU864336A1 (ru) | Логическое запоминающее устройство | |
SU1173414A1 (ru) | Программное устройство управлени | |
SU731300A1 (ru) | Коммутатор дискретных сигналов | |
SU1179308A1 (ru) | Устройство дл сопр жени аналого-цифрового преобразовател с цифровой вычислительной машиной | |
SU744589A1 (ru) | Вычислительна структура | |
SU519704A1 (ru) | Устройство сопр жени | |
SU1259267A1 (ru) | Логический анализатор |