SU1277162A1 - Устройство дл передачи цифровых сигналов с режимом сжати - Google Patents

Abstract

Изобретение относитс  к области приборостроени , в частности к системам передачи цифровой информации, и предназначено дл  использовани  в многоабонентных системах обмена цифровой информацией. Целью изобретени   вл етс  обеспечение передачи цифровой информации с режимом сжати  по стандартному цифровому каналу св зи . Информационные разр ды подаютс  на первьй преобразователь кодов, состо щий из первого, второго, третьего и четвертого элементов совпадени , и на коммутатор. В состав коммутатора входит перва  и втора  группы элементов И и кодер. Выходы коммутатора подключены ко входам второго преобразовател  кода, состо щего из сдвигового регистра, формировател  обратной св зи, мультиплексора и регистра. Выход второго преобразовател  кода соединен со вторым входом формировател  сигнала , к первому входу которого подключен вход битовой синхронизации устройства ,, который также соединен с из входов второго преобразовател  кода. Второй вькод формировател  сигнала подключен к одному из входов I первого преобразовател  кода, а первый - ко входу канала св зи. Блок (Л управлени  имеет два входа,  вл ющиес  третьим и четвертым входами устройства , и содержит элемент НЕ и два элемента И. Выходы блока управлени  подключен ко входам коммутатора. Устройство имеет п ть входов. Формирователь сигнала содержит элемент И и счетный триггер. 5 э.п. ф-лы, 1 ил.

Description

Изобретение относитс  к приборостроению , в частности к системам передачи цифровой информации, и предназначено дл  использовани  в многоабонентных системах обмена цифровой информацией. Целью изобретени   вл етс  расши-. 1рение области применени  устройства путем обеспечени  возможности передачи сигналов по стандартному каналу св зи. 1 На чертеже приведена функциональна  схема устройства. Устройство содержит первый преобразователь кода 1, коммутатор 2, вто рой преобразователь кода 3, формиро (ватель сигнала 4, канал св зи 5, бло управлени  6, Первый преобразователь кода 1 содержит элементы совпадени  7-10. Коммутатор содержит первую группу элементов И 11, вторую группу элемен тов И 12 и кодер 13. Второй преобразователь кода 3 содержит сдвиговый регистр 14, формиро ватель,обратной св зи 15, мультиплек сор 16 и регистр 17. Формирователь ситнала 4 содержит элемент И 18 и счетный триггер 1S. Блок управлени  6 содержит элемент НЕ 20 и первый и второй элементы И 21 и 22. Устройство работает в системе мно гоабонентной св зи во взаимодействии с другими устройствами этой системы. Поэтому синхронизирующие сигналы, поступающие на вход элементов И 21 и 22 (третий и четвертый входы устройства ) , а также на первые входы сдвигового регистра 14 и элемента И 18 (п тый вход устройства), формируютс  во внешнем синхронизаторе и поступают на устройство. Синхросигнал, поступающий на вход элементов И 21 и 22 (третий вход уст ройства) ,  вл етс  стартовым в работе устройства. По этому сигналу груп па разр дов информации, подлежаща  передаче, в конечном итоге записываетс  в сдвиговый регистр 14 по третьим его входам. Далее, в паузе между стартовыми импульсами, которые поступают периодически в течение всего времени передачи информа1дии, на п тый вход устройства, на первые входы сдвигового регистра 14 и элемента И 18 поступают восемь импульсов . По фазе эта пачка импульсов задержана на врем  прохождени  сигна ов информации от первых и второго входов устройства в сдвиговый регистр 14. Специального сигнала о прекращении подачи последовательного кода, в канал св зи 5 не требуетс , так как работа устройства приостанавливаетс  с прекращением поступлени  на его третий и п тый входы синхросигналов . Длительность сигнала синхронизации , поступающего на первые входы элементов И 21 и 22, определ етс  быстродействием элементной базы, Длительность этого сигнала должна быть не менее времени прохождени  информации через группы элементов И 11 и 12, кодер 13 и записи кода в сдвиговый регистр 14. Стробирование информации на входе сдвигового регистра 14 не требуетс , поскольку фактически стробирование осуществл етс  на группах элементов И 11 и 12. Информаци  на первые входы устройства поступает в виде потенциалов и опрашиваетс  импульсом синхронизации , проход щим с третьего входа устройства через элементы И 21 и 22. Запись информации в сдвиговый регистр 14 и в регистр 17 производитс  парафазным сигналом, воздействующим на установочные входы разр дов регистра Установка в ноль и Установка в единицу. Формирование парафазного сигнала осуществл етс  на группах элементов И 11 и 12 и кодере 13. Устройство работает следующим образом . Режим передачи информации без сжати  определ етс  работой стандартного канала св зи. По этому каналу информаци  передаётс  двухчастотным (двухинтервальным) сигналом с двум  фиксированными уровн ми, при этом отношение минимального интервала к максимальному интервалу между переключени ми сигнала с одного уровн  на другой составл ет 1:2. кодовой единицы передаетс  по каналу св зи переключением в середине интервала передачи разр да с верхнего уровн  на нижний, а кодовый ноль переключением с нижнего уровн  на верхний. В св зи с этим при передаче непрерывных последовательностей из нулей или из единиц на границах интервалов производ тс  дополнительные переключени  сигнала с одного уровн  на другой. Исходна  информаци  в виде- четырехразр дного параллельного кода поступает с первых входов устройства на первые входы первого преобразовател  1, на второй вход ко торого поступает также сигнал с вто рого выхода формировател  сигнала 4 При этом сигнал синхронизации (третий вход усрройства) сопровождающий код информации, поступает на первый вход блока управлени  6. Поскольку сигнал о работе в режиме уплотнени  на четвертом входе устройства отсутствует , то сигнал сопровождени  проходит через второй элемент И 22 блока управлени  6 на опрос первой груп пы элементов 11 в коммутаторе 2. Одновременно этот же сигнал поступает на четвертый вход кодера 13. В первом преобразователе 1 код исходной-информации (первые входы преобразовател  1) парами разр дов . совместно с информацией о коде последнего разр да предыдущей четырехразр дной группы (второй вход преобразовател  1) поступает на четыре элемента совпадени  7-10. В результа те на выходах этих элементов и. еледовательно , на выходе первого преобразовател  1 формируетс  код, содержащий единицы, в разр дах дл  которых в исходном коде выпол нетс  усло вие совпадени  его значени  со значением предьщущего разр да. Сформиро ванный код с выхода первого преобразовател  1 проходит на третьи входы коммутатора 2 и далее на первые (информационные ) входы первой группы элементов И 11. Поскольку на второй (управл ющий) вход этой группы элементов И 11 поступает импульс сопровождени  информации, то сформированный код проходит на кодер 13. В коде ре 13 код информации совместно с импульсом сопровождени , поступающим на четвертый ее вход, преобразуетс  таким образом, что на его выходе сборки образуетс  одиннадцатиразр дньш код, содержащий во всех четных разр дах, а также в 9 и 11 разр дах кодовые единицы, а в 1,3,5 и 7 раз р дах - кодовые сигналы, соответствующие коду, поступившему из блока , подготовки кодов 1. Полученный код с выходов коммутатора 2 проходит на . первые и вторые входы преобразовате1624 л  кода 3, где первые выходы коммутатора 2 записываютс  в сдвиговый регистр 14 по третьим его входам, а три оставшихс  разр да (вторые выходы коммутатора 2) - в регистр 17. В результате под воздействием сигналов с выходов разр дов регистра 17 мультиплексор 16 обеспечивает подключение к четвертому входу сдвигового регистра 14 (последнего разр да) выход предыдущего разр да этого же регистра . Таким образом, по мере поступлени  на первый вход второго преобразовател - кода 3 импульсов синхрочастоты с п того входа устройства на его выходе будет формироватьс  последовательный восьмиразр дный потенциальный код. Этот код поступает на второй вход формировател  сигнала 4, где уже в виде импульсного кода с выхода элемента И 18 поступает на вход счетного триггера 19, и на первом выходе триггера 19 при его переключении по каждой кодовой единице образуетс  требуемый сигнал, который и передаетс  в канал св зи. В передачи информации со сжатием дл  канала св зи также формируетс  в конечном итоге сигнал, обладающий теми же временными характеристиками , что и сигнал информации, передаваемой без уплотнени . В этом режиме на первые входы и на второй вход устройства исходна  информаци  поступает в виде п тиразр дного параллельного кода. Сигнал синхронизации с третьего входа устройства , сопровождающий код информации , при этом пройдет через блок управлени  и поступит на его первый выход, откуда далее пройдет на третий (управл ющий) вход второй группы элементов И 12 и на третий вход кодера 13 коммутатора 2. На четвертом входе устройства при этом установлен сигнал логической единицы. Таким образом, код входной информации , мину  блок подготовки кода 1 и первую группу элементов И 11 коммутатора 2, сразу через вторую группу элементов И 12 проходит на кодер 13, на выходе которого образуетс  одиннадцатиразр дный код. В этом коде. в первом, третьем, п том и седьмом разр дах образуютс  кодовые единицы , во втором и восьмом - кодовые нули, а в остальных код, соответ$1

ствующнн коду входной информации. При этом в 9,10 и 11 разр дах образуютс  сигналы, соответствующие инверсному коду соответствующих разр дов исходной информации.

Образованный таким образом код с первых и вторых выходов коммутатора 2 поступает во второй преобразователь 3, где записываетс  в сдвиговый регистр 14 и в регистр 17. В результате под действием сигналов с выходов регистра 17 мультиплектор 16 обеспечивает необходимое подв:лючение разр дов. -К входу записи выходного (последнего) разр да сдвигового регистра 14 подключаетс  при этом выход либо один из предыдущих семи разр дов этого же регистра,, второй , четвертые и третий его выходы, либо выход формировател  сигнала обратной св зи 15 .

Формирователь сигнала обратной св зи 15 обеспечивает формирование из сигналов младшего (третий выход сдвигового регистра 14) и предпослед него разр дов (второй его выход) сдвигового регистра 14 сигнала, соответствующего кодовой единице, когда в предпоследнем разр де сдвигового регистра также находитс  кодова  единица либо кодовый ноль в младшем разр де.

В результате по мере поступлени  на вход второго преобразовател  кода 3 импульсов синхрочастоты на его выходе будет формироватьс  последовательный Потенциальный восьмиразр дный код.

Код, получаемый на выходе преобразовател  3, в зависимости от исходно го п тиразр дного кода, поступающего на вход устройства, приведен в таблице .

Потенциальный последовательный код с выхода второго преобразовател  кода 3 поступает на второй вход формировател  сигнала 4, где формируетс  сигнал, поступающш в канал св зи 5.

Таким образом, предлагаемое устройство обеспечивает передачу цифровой информации по стандартному каналу св зи как в режиме стандартного формировани  сигнала передачи, так и в режиме передачи информации с уплотнением. При этом информационна  пропускна  способность-канала св зи

626

увеличиваетс  на 0,25 его номинальной величины.

Claims (6)

1. Устройство дл  передачи цифровых сигналов с режимом сжати , содержащее коммутатор, блок управлени , формирователь сигналов и канал св зи отличающеес  тем, что, с целью расширени  области применени  устройства путем обеспечени  возможности передачи сигналов по стандартному каналу св зи, в него введены преобразователи кода, первые входы первого преобразовател  кода объединены с соответствующими первыми входами коммутатора и  вл ютс  первыми входами устройства, второй вход коммутатора  вл етс  вторым входом устройства, первый и второй входы блока управлени   вл ютс  соответственно третьим и четвертым входами устройства, первый вход второго преобразовател  кода объединен с первым входом формировател  сигнала и  вл етс  п тым входом устройства, выходы первого преобразовател  кодов подключены к соответствующим третьим входам коммутатора, четвертый и п тый входы которого соединены соответственно с первым и вторым выходами блока управлени , первые и вторые выходы коммутатора подключены соответственно к вторым и третьим входам второго преобразовател  кода, выход которого соединен с вторым входом формировател  сигнала, первый и второй выходы которого подключены соответственно к каналу св зи и второму входу первого преобразовател  кода.

2. Устройство по п.1, о т л и ч аю щ е ё с   тем, что первый преобразователь кода содержит элементы совпадени , объединенные попарно первые входы первого и второго элементов совпадени , второй вход второго элемента совпадени  и первый, вход третьего элемента совпадени , второй вход третьего элемента совпадени  и первый вход четвертого элемента совпадени , а также второй вход четвертого элемента совпадени   вл ютс  первыми входами первого преобразовател  кода,.вторым входом которого  вл етс  второй вход первого элемента совпадени , выходы всех элементов 71 . совпадени   вл ютс  выходами первого преобразовател  кодов.

3.Устройство по П.1, отлича ющеес  тем, что коммутатор содержит первую и вторую группы элемен froB И и кодер, выходы первой группы элементов И соединены с соответствую щими первыми входами кодера, первые восемь выходов которого  вл ютс  пер выми выходами коммутатора, выходы второй группы элементов И подключены к соответствующим вторым входам коде ра, первые и вторые входы второй группы элементов И  вл ютс  соответственно первыми и вторым входами ком мутатора, третьими входами которого  вл ютс  первые входы первой.группы элементов И, третьи входы второй группы элементов И и кодера объедине ны и  вл ютс  четвертым входом комму татора, п тым входом которого  вл ют с  объединенные второй и четвертый входы соответственно первой группы элементов И кодера, дев тый, дес тый и одиннадцатый выходы кодера  вл ютс  вторыми выходами коммутатора,

4.Устройство по П.1, отличающеес  тем, что преобразователь кода содержит сдвиговый регистр , формирователь обратной св зи, мультиплексор и регистр, первый вход сдвигового регистра  вл етс  первым входом второго преобразовател  кода, выходом которого  вл етс  первый выход сдвигового регистра, второй и третий выходы которого объединены соответственно с первым и вторым входами мультиплексора и подключены соответственно к первому и второму входам формировател  обратной св зи. 62 выход которого соединен с вторым и третьим входами соответственно сдвигового регистра и мультиплексора, четвертые входы которого подключены к соответствующим четвертым выходам сдвигового регистра, третьи входы которого  вл ютс  вторыми входами второго преобразовател  кодов, третьими входами которого  вл ютс  входы регистра, выходы которого подключены к соответствующим п тым входам мультиплексора , выход которого соединен с четвертым входом сдвигового регистра .

5.Устройство по П.1, отличающеес  тем, что формирователь сигнала содержит элемент И и счетный триггер, первый и второй выходы которого  вл ютс  первым и вторым выходами формировател  сигнала, выход элемента И подключен к входам счетного триггера, первый и второй входы элемента И  вл ютс  соответственно первым и вторым входами формировател  сигнала.

6.Устройство по П.1, отличающеес  тем, что блок управле- « ни  содержит элемент НЕ и элементы И, первые входы первого и второго элементов И объединены и  вл ютс  первым входом блока управлени , вторым входом которого  вл ютс  объединенный второй вход первого элемента И и вход элемента НЕ, выход которого подключен к второму входу второго элемента И, выходы первого и второго элементов И  вл ютс  соответственно первым и вторым выходами блока управлени .