СО I1 Изобретение относитс к вычислительной технике и может быть применено при создании контрольно-испытательной аппаратуры дл контрол блоков пам ти. Целью изобретени вл етс повьппе ние быстродействи устройства. На фиг,1 представлена функциональ на схема предложенного устройства; на фиг,2 и 3 - функциональные схемы блока 5шр авлен: и одного канала блока местного управлени соответственно , варианты вьтолнени . Предложенное устройство содержит (фиг-. 1) счетчик 1 адреса, блок 2 управлени , блок 3 эталонных данных, первый коммутатор А, блок 5 сравнени , формирователи 6 сигналов, второ KOMMytaTop 7, блок 8 местного управ-лени , кроме того койта.ктную плату 9 с датчиками 10 сигнала наличи контролируемого блока пам ти, программи руемый источник 11 питани и регистр 12. Блок 2 управлени содержит (фиг.2 накопитель 13 программ контрол ,пуль 14 управлени , счетчик 15 циклов и г нератор 16 управл ющих сигналов,В ка дом канале, предназначенном дл контрол одного блока пам ти, блока 8 местного управлени , содержитс (фиг.З) счетчик 17 тестов, элементы И 18 и ИЛИ 19 и триггер 20, Блок 8 имеет индикаторные выходы 21 и 22, Число каналов в блоке 8 соответствует числу контролируемых блоков пам ти , размещаемых одновременно в контактной плате 9. , Устройство работает следующим образом . Блок 2 со(ержит программы .с набором команд, определ к цих контроль рлока пам ти в режиме циклического перебора тестовых последовательностей и модификаций напр жений питани В накопитель 13 (фиг,2) с пульта 14 записываетс программа контрол . На- копитель 13 в зависимости от сигналов , поступающих из генератора 16,вы дает сигналы на блок 13, блок 5,исfo ник 11 питани и регистр 12, Генератор 16 управл ет работой коммутатора 4, формирует сигналы обмена с контролируемыми блЬками пам ти, Счет чик 15 по сигналам из накопител 13 выдает на генератор. 16 разрешение на смену режима реализуемого теста. Счетчик 1 (фиг.1) ho командам блока 2 формирует адреса, по которым запи9 сываютс или с.которых считываютс данные. Блок 3 по командам блока 2 формирует записываемые и эталонные данные в режиме чтени . Блок 5 осуществл ет сравнение считьгааемой информации с эталонными данными по соответствующим сигналам блока 2, На управл ющие входы блока 5 поступает эталонна информаци из блока 3 в режиме считывани . На выходах блока 5 формируетс .сигнал в случае несовпадени эталонных данных с данньлми, соответствующими контролируемому блоку пам ти из группы параллельно тестируемых блоков пам ти. Сигнал несбответствий с выходов блока 5 передаетс в 6hoK 8. Повьшение быстродействи устройства достигаетс за счет обеспечени возможности параллельного контрол с конвейерной организацией тестировани блоков пам ти. Предварительно в регистр 12, который вл етс общим дл всех каналов блока 8, по сигналам из накопител 13 заноситс информаци о количестве тестов, составл ющих тестовую программу проверки блока пам ти , В начальный момент содержимое регистра 12 заноситс в счетчик 17« . По мере загрузки провер емых бло|сов пдм ти в контактирукнцие приспособлени платы 9 соответствующими датчиками 10 формируютс сигналы нулевого уровн , которые поступают В соответствующие каналы блока 8, на установочные входы счетчиков 17 и триггеров 20, В процессе прохождени тестовой программы контрол осуществл етс одновременное уменьшение на единицу состо ний счетчиков 17 по сигналам с блока 2 или до конца прохождени тестовой программы контрол -в случае благопри тного исхода тестировани , или до по влени сигнала несоответстви с выхода блока 5 по какому-либо каналу, В последнем случае счетчик 17 соответствующего канала фиксирует номер тестовой последовательности , на котором произошел сбой или отказ в контролируемом блоке пам ти, и на выходе триггера 20 вырабатываетс сигнал, который поступает на соответствующий вход коммутатора 7, в результате происходит отключение шин адреса, данных управлени и питани от соответствующего контактирующего приспособлени платы 9 и тем самым обесгтечиваетс корректный съем бракованного блока пам ти. После Установлени нового блока пам ти в плату 9 процесс тестировани его начнетс синхронно с началом тестовой последовательности дл других блоков пам ти в плате 9. Таким образом осуществл етс конвейерна организаци тестировани блоков пам ти. Така организаци тестировани блоков пам ти может дать сущестеенньй выигрыш во времени контрол , так как врем прохождени всей тестовой программы весьма значительно (дес тки-сотни секунд) по сравнению с временем съема и установки отдельного блока пам ти. Формула изобретени Устройство дл контрол блоков па м ти, содержащее счетчик адреса, бло сравнени , блок эталонных данных,пер вый коммутатор,формирователи сигналов , программируемый источник питани и блок управлени , одни из выходов которого соединены соответственно с входами счетчика адреса, с входами блока эталонных данных, с входа ми программируемого источника питани 12 494 с управл ющим входом блока сравнени и с управл ющим входом первдго коммутатора , одни из входов которого подключены к выходам счетчика адреса, а выходы - к одним из входов формирователей сигналов, одни из выходов которых соединены с одними из входов блока сравнени , другие входы которого и другие входы первого коммутатора подключены к выходам блока эталонных данных, причем другие входы формирователей сигналов вл ютс входами устройства, отличающеес тем, что, с целью повышени быстродействи , в него введены второй коммутатор, регистр и блок местного управлени , вьгходы которого соединены с одними из входов второго коммутатора, а одни из входов - cd ответственно с. выходами регистра и с выходами блока сравнени , причем входы регистра и другие входы блока местного управлени подключены к Другим выходам блока управлени , другие входы второго коммутатора соединены соответственно с выходами формирователей сигналов и с вьпсодами программируемого источника питани , выходы второго коммутатора вл ютс выходами устройства, управл ющими входами, которого вл ютс управл ющие входы блока местного управлени . .
fPUZ.I
(PU2.2
к7