Claims (1)
00 Изобретение относитс к импульсной технике и может использоватьс в вычислительной и измерительной технике дл делени частоты, а также paдиotexникe дл получени сетки частот или задержанных импульсов. Цель изобретени - повышение быстродействи при одновременном упрощении устройства. На чертеже приведена электрическа функциональна схема делител частоты еледовани импульсов с переменным коэффициентом делени (ДПКД). ДПКД содержит счетчик 1 импульсов, счетный вход которого соединен с выходом элемента 2 ИСКЛЮЧАЮЩЕЕ ИЛИ и с С-входами первого и второго триггеров 3 и 4, первый из которых 1К-типа, второй D-типа, первый вход элемента 2 ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с входной шиной 5, второй - с выходом первого триггера 3, R-вход которого соединен с младшим разр дом шины 6 кода коэффициента делени , остальные разр ды которой соединены с информационными входами счетчика 1 импульсов , вход предварительной установки которого соединен с выходом второго триггера 4; выход переноса счетчика 1 импульсов соединен с I- и К-входами первого триггера 3 и с D-входом второго триггера 4. Использование в цепи первого входа элемента 2 дополнительного триггера (в счетном режиме) позвол ет увеличить входную частоту ДПКД практически в два раза. Выходным сигналом ДПКД может вл тьс выходной сигнал триггера 4. ДПКД работает следующим образом. Все элементы схемы срабатывают по переднему фронту входных импульсов на шипе 5, счетчик 1 установлен в состо ние, соответствующее коду на его информационных входах, а триггер 3 - в нулевое состо ние, причем на его R-входе имеетс уровень, разрешающий его работу. Импульсы поступающие на щину 5 через элемент 2, который работает как повторитель , проход т на счетный вход счетчика 1. При поступлении импульса, соответствующего установленному коду, на выходе переноса счетчика 1 по вл етс импульс, который записываетс в триггеры 3 и 4 по переднему фронту следующего входного импульса . Так как на второй вход элемента 2 преступает теперь противоположный первоначальному уровень, то он будет работать как инвертор. По заднему фронту этого же импульса триггер 4 опрокинетс повторно, тем самым на его выходе установитс уровень , разрешающий работу счетчика 1 (с вновь установленного кода). Процесс работы повторитс с той лишь разницей, что счетчик 1 и триггеры 3 и 4 срабатываютс теперь по заднему фронту входных импульсов. Таким образом за нечетное число входных импульсов получаетс четное число выходных, что соответствует полуцелому (3,:0 4,5) коэффициенту делени . Если на младший разр д щины 6 поступает уровень, запрещающий по R-входу работу триггера 3, то на второй вход элемента 2 поступает посто нный уровень и он не измен ет фазу входных импульсов. Таким образом, все элементы ДПКД срабатывают от одного и того же фронта входных импульсов , и коэффициент делени ДПКД будет целым числом. Формула изобретени . Делитель частоты следовани импульсов с переменным коэффициентом делени , содержащий счетчик импульсов, счетный вход которого соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый вход которого соединен с входной щиной, второй - с выходом первого триггера, и второй триггер, выполненный D-типа, отличающийс тем, что, с целью повышени быстродействи при одновременном упрощении устройства , первый триггер выполнен 1К-типа и в устройство введена шина кода коэффициента делени , младший разр д которой соединен с R-входом первого триггера, остальные разр ды - с информационными входами счетчика импульсов, вход предварительной установки которого соединен с выходом второго триггера D-вход которого соединен с выходом переноса счетчика импульсов и с I- и К-входами первого триггера, С-вход которого соединен с С-входом второго триггера и со счетным входом счетчика импульсов.00 The invention relates to a pulse technique and can be used in computing and measurement technology for frequency division, as well as radio equipment for obtaining a grid of frequencies or delayed pulses. The purpose of the invention is to increase speed while simplifying the device. The drawing shows an electrical functional diagram of a variable frequency pulse splitter with a variable division factor (DFD). DPKD contains a pulse counter 1, the counting input of which is connected to the output of element 2 EXCLUSIVE OR and to the C inputs of the first and second triggers 3 and 4, the first of which is 1K-type, the second D-type, the first input of element 2 EXCLUSIVE OR is connected to the input bus 5, the second with the output of the first trigger 3, the R input of which is connected to the lower section of the bus 6 of the division ratio code, the remaining bits of which are connected to the information inputs of the pulse counter 1, the preset input of which is connected to the output of the second trigger 4; The transfer output of the pulse counter 1 is connected to the I and K inputs of the first trigger 3 and to the D input of the second trigger 4. The use of an additional trigger (element 2 in the counting mode) in the first input circuit allows the DPDD input frequency to be almost doubled. The PDDD output may be the output of trigger 4. The PDKD operates as follows. All circuit elements are triggered by the leading edge of the input pulses on spike 5, counter 1 is set to the state corresponding to the code at its information inputs, and trigger 3 is set to the zero state, and there is a level at its R input allowing its operation. The pulses coming to the busbar 5 through the element 2, which works as a repeater, pass to the counting input of the counter 1. When a pulse corresponding to the set code arrives, a pulse appears at the transfer output of the counter 1, which is recorded in triggers 3 and 4 on the leading edge next input pulse. Since the second input of element 2 now transcends the opposite initial level, it will work as an inverter. On the falling edge of the same pulse, trigger 4 is tripped again, thereby setting a level at its output that permits operation of counter 1 (from the newly set code). The operation process is repeated with the only difference that counter 1 and triggers 3 and 4 are now triggered by the falling edge of the input pulses. Thus, for an odd number of input pulses, an even number of output pulses is obtained, which corresponds to a half-integer (3,: 0, 4.5) division factor. If the least significant bit 6 receives a level that prohibits the operation of trigger 3 at the R input, then the second input of element 2 receives a constant level and it does not change the phase of the input pulses. Thus, all the elements of the DPKD are triggered from the same front of the input pulses, and the division ratio of the PDKD will be an integer. Claims. A variable division pulse frequency divider containing a pulse counter, the counting input of which is connected to the output of the EXCLUSIVE OR element, the first input of which is connected to the input width, the second input to the output of the first trigger, and the second trigger, D-type, differing that, in order to improve speed while simplifying the device, the first trigger is 1K-type and the division coefficient code bus is entered into the device, the lower bit of which is connected to the R input of the first trigger, lignificant bits - with information inputs of a pulse counter, the presetting input of which is connected to the output of the second trigger whose D input is connected to the transfer output of a pulse counter and to the I and K inputs of the first trigger, whose C input is connected to the second input of C trigger and with a counting input pulse counter.