SU1411952A1 - Multiplier of pulse recurrence rate - Google Patents

Multiplier of pulse recurrence rate Download PDF

Info

Publication number
SU1411952A1
SU1411952A1 SU864092794A SU4092794A SU1411952A1 SU 1411952 A1 SU1411952 A1 SU 1411952A1 SU 864092794 A SU864092794 A SU 864092794A SU 4092794 A SU4092794 A SU 4092794A SU 1411952 A1 SU1411952 A1 SU 1411952A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
inputs
outputs
output
pulse
Prior art date
Application number
SU864092794A
Other languages
Russian (ru)
Inventor
Геннадий Александрович Томилов
Владимир Константинович Миртов
Юрий Сергеевич Пономарев
Анатолий Иванович Волчков
Original Assignee
Рижское Высшее Военно-Политическое Краснознаменное Училище Им.Маршала Советского Союза Бирюзова С.С.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Рижское Высшее Военно-Политическое Краснознаменное Училище Им.Маршала Советского Союза Бирюзова С.С. filed Critical Рижское Высшее Военно-Политическое Краснознаменное Училище Им.Маршала Советского Союза Бирюзова С.С.
Priority to SU864092794A priority Critical patent/SU1411952A1/en
Application granted granted Critical
Publication of SU1411952A1 publication Critical patent/SU1411952A1/en

Links

Abstract

Изобретение может быть использовано дл  построени  синтезаторов частот, средств св зи, а также генераторного оборудовани  многоканальных систем передачи. Умножитель частоты следовани  импульсов содержит генератор 1 импульсов, пересчетный блок 2, фазовый детектор 3, элементы И 4,5, триггеры 6, 7, 15, 16, реверсивный счетчик 8 импульсов, преобразователь 9 код-напр жение, элементы ИЛИ 12, 13, переключатель 14, элементы И-НЕ 17-20. Умножитель имеет повышенное быстродействие за счет ускорени  вхождени  в синхронизм петли фазовой автоподстройки очастоты, 1 ил.The invention can be used to build frequency synthesizers, communications equipment, as well as generator equipment of multi-channel transmission systems. The pulse frequency multiplier contains a pulse generator 1, a counting unit 2, a phase detector 3, elements AND 4.5, triggers 6, 7, 15, 16, a reversible counter 8 pulses, converter 9 code-voltage, elements OR 12, 13, switch 14, elements AND NOT 17-20. The multiplier has an increased speed due to the acceleration of phase-locked loop loop synchronization, 1 sludge.

Description

SS
(L
;о елabout ate
IsDIsd
Изобретение относитс  к имгг льс- ной технике и может быть использовано дл  построени  синтезаторов частот средств св зи, а также дл  генераторного оборудовани  многоканальных систем передачи.The invention relates to an immersive technique and can be used to construct frequency synthesizers of communication means, as well as for generating equipment of multi-channel transmission systems.
Цель изобретени  - повышение быстродействи  за счет ускорени  вхождени  в синхронизм петли фазовой автоподстройки частоты(ФАПЧ),The purpose of the invention is to increase the speed by accelerating the phase-locked loop (PLL) to synchronization,
На чертеже приведена электрическа  структурна  схема умножител .The drawing shows an electrical multiplier circuit.
В состав умножител  вход т последовательно соединенные генератор 1 импульсов, пересчетный блок 2, фазовый детектор 3, первый 4 и второй 5 элементы И, первый 6 и второй 7 триггеры , реверсивный счетчик 8 импульсов и преобразователь 9 код-напр жение, выход которого соединен с входом управлени  генератора 1 импульсов, выход которого соединен с выходной шиной 10 и с первыми входами первого 4 и второго 5 элементов И, выходы кото- рык соединены соответственно с входом сложени  и вычитани  реверсивного счетчика 8 импульсов, выход которого соединен с входом преобразовател  9 код-напр жение., а первый и второй входы фазового детектора 3 соединены соответственно с С-входами первого 6 и второго 7 триггеров, D-входы которых соединены соответственно с первым и вторым выходсши фазового детектора 3, первый вход которого соединен с входной шиной 11, второй вход - с выходом пересчетного блока 2, причем третий и четвертый выходы фазового детектора 3 соединены соответственно с первьми входами первого 12 и в Роро- го 13 элементов ИЛИ, вторые входы которых соединены соответственно с инверсными выходами первого 6 и второго 7 триггеров, а выходы - с вторыми входами первого 4 и второго 5 элементов И, третьи входы которых соединены соответственно с пр мыми выходами второго 7 и первого 6 триггеров, инверсные S-входы которых соединены с первым выводом нормально разомкнутого переключател  14, второй вывод которого подключен к общей шине. Фазовый детектор 3 содержит лервый 15 и второй 16 триггеры, пр мой и инверсньш выходы первого из которых соединены с первыми входами соответственно первого 17 и второго 18 элементов И-НЕ, пр мой и инверсный вых,.,ы второгоThe multiplier consists of a series-connected pulse generator 1, a counting unit 2, a phase detector 3, the first 4 and second 5 elements And, the first 6 and second 7 triggers, a reversible counter of 8 pulses and a code-voltage converter 9, the output of which is connected to control input of pulse generator 1, the output of which is connected to the output bus 10 and to the first inputs of the first 4 and second 5 elements And, the outputs of which are connected respectively to the input of the addition and subtraction of a reversible counter 8 pulses, the output of which is connected to the input and the first and second inputs of the phase detector 3 are connected respectively to the C inputs of the first 6 and second 7 triggers, the D inputs of which are connected respectively to the first and second outputs of the phase detector 3, the first input of which is connected to input bus 11, the second input - with the output of the counting unit 2, the third and fourth outputs of the phase detector 3 are connected respectively to the first inputs of the first 12 and in the Roro, 13 OR elements, the second inputs of which are connected respectively to the inverse outputs of the first 6th and second 7 flip-flops, and outputs to the second inputs of the first 4 and second 5 elements, the third inputs of which are connected respectively to the direct outputs of the second 7 and first 6 flip-flops, inverse S-inputs of which are connected to the first output of a normally open switch 14 whose second pin is connected to the common bus. Phase detector 3 contains the first 15 and second 16 triggers, the direct and inverse outputs of the first of which are connected to the first inputs of the first 17 and second 18 I-NO elements, the direct and inverse outputs, respectively, of the second
триггера 16 - с вторыми соответствеР - но их входами, выходы второго элемента И-НЕ 18 соединен с первым входом третьего элемента И-НЕ-19, второй вход и выход которого соединены соответственно с выходами и первым вхо- дом четвертого элемента И-НЕ 20, второй вход которого соединен с выходомTrigger 16 - with the second, respectively, but their inputs, the outputs of the second element AND-NOT 18 are connected to the first input of the third element AND-NOT-19, the second input and output of which are connected respectively to the outputs and the first input of the fourth element AND-NOT 20 whose second input is connected to the output
Q первого элемента И-НЕ 17, выход - с R-входами первого 15 и второго 16 триггеров, D-входы которых соединены с шиной логической единицы, С-входы соединены соответственно с первым иQ of the first element is NAND 17, the output is with the R-inputs of the first 15 and second 16 triggers, the D-inputs of which are connected to the bus of the logical unit, the C-inputs are connected respectively to the first and
5 вторым входами фазового детектора 3,. инверсные выходы - с первым и вторым его выходами, а пр мые выходы - с третьим и четвертым выходами фазового детектора 3.5 second inputs of the phase detector 3 ,. inverse outputs with its first and second outputs, and direct outputs with the third and fourth outputs of the phase detector 3.
0 Умножитель работает следующим образом,0 The multiplier works as follows,
В исходном состо нии в блок 2, например делитель частоты, вводитс  требуемый коэффициент умножени , а вIn the initial state, in block 2, for example, a frequency divider, the required multiplication factor is entered, and in
5 счетчнк 8 - значение, при котором5 count 8 - the value at which
частота на выходе генератбра 1 близка к требуемой. Кроме этого, с помопр ю переключател  14 или аналогичных средств установки в исходное (длиQ тельное) состо ние, например с по- моЩью резистивно-емкостной цепи, необходимо триггеры 6 и 7 переключить в единичное состо ние, что обеспечивает включение системы ФАПЧ. Данные услови  обеспечивают уменьшение вре5 мени вхождени  в синхронизм в момент пуска, но не  вл ютс  об зательными. Пусть на первом входе детектора 3 по вл етс  импульс входной частоты, тогда триггер 15 детектора 3 переключаетс  в единичное состо ние, по вившийс  на втором входе детектора 3 импульс с выхода блока 2 переключает триггер 15 в нулевое состо ние. Импульс с пр мого выхода триггера 15 поступает на первый вход элемента 12 и затем на второй вход элемента 4, обеспечива  прохождение импульсов по первому входу с выхода генератора 1 на вход сложени  счетчика 8. СигналыThe frequency at the output of the oscillator 1 is close to the required one. In addition, with the help of switch 14 or similar means of setting up the initial (long) state, for example, with the aid of a resistive-capacitive circuit, it is necessary to switch the triggers 6 and 7 into a single state, which ensures the inclusion of the PLL system. These conditions provide a reduction in the time taken to synchronize at the time of launch, but are not mandatory. Let the input frequency pulse appear at the first input of detector 3, then the trigger 15 of the detector 3 switches to one state, the pulse from the output of block 2 switches the trigger 15 to the zero state on the second input of the detector 3. The pulse from the direct output of the trigger 15 is fed to the first input of the element 12 and then to the second input of the element 4, ensuring the passage of pulses through the first input from the output of the generator 1 to the input of the addition of the counter 8. Signals
0 с выхода последнего поступают на преобразователь 9, его выходное напр жение увеличиваетс , что приводит к возрастанию частоты следовани  импульсов , формируемых генератором 1.0 from the output of the latter is fed to the converter 9, its output voltage increases, which leads to an increase in the pulse frequency generated by the generator 1.
5 Следующий импульс с выхода блока 2 по вл етс  раньше, чем в предыдущем случае, что приводит к уменьи1ению оазности фаз сравниваемых частот.5 The next pulse from the output of block 2 appears earlier than in the previous case, which leads to a decrease in the phase oaznost of the compared frequencies.
00
5five
Этот процесс ирол тгжлотс  ло тех пор пока разность фаз сравниваемых частот не станет равна нулю.This process is taken as long as the phase difference of the compared frequencies becomes zero.
Если импульс с выхода блока 2 по-  вл етс  на втором входе детектора 3 раньше, чем импульс на его первом входе, то триггер 16 переключаетс  в единичное состо ние и формируетIf the pulse from the output of block 2 appears at the second input of the detector 3 earlier than the pulse at its first input, then the trigger 16 switches to one state and generates
импульс на пр мом выходе, который direct output pulse which
поступает на первый вход элемента 13 и затем на второй вход элемента 5, обеспечива  прохождение импульсов по первому входу с выхода генератора 1 на вход вычитани  счетчика 8. Сигна- лы с выхода последнего поступают на преобразователь 9, его выходное напр жение уменьшаетс , что приводит к уменьшению частоты следовани  импульсов генератора 1. Указанные циклы повтор ютс  до тех пор, пока разность фах сравниваемых частот не станет равной нулю,arrives at the first input of element 13 and then at the second input of element 5, allowing the pulses to pass through the first input from the output of the generator 1 to the input of the subtraction of the counter 8. Signals from the output of the last arrive at the converter 9, its output voltage decreases, which leads to decreasing the pulse frequency of the oscillator 1. The indicated cycles are repeated until the difference fah of the compared frequencies becomes equal to zero,
Триггеры 6 и 7 осуществл ют контроль за синхронной работой системы ФАПЧ. При синхронной работе, т.е. при поочередном поступлении входных импульсов с шины 11 и импульсов с выхода блока 2, оба триггера 6 и 7 наход тс  в единичном состо нии, обеспечива  через элементы 4 и 5 включение системы ФАЛЧ. При нарушении синхронизации, например, если на С- вход триггера 6 поступает подр д два импульса: С шины 11, т.е. где fвх частота входных импульсов; частота- импульсов, формируемых генератором; N - коэффициент умножени , под воздействием второго импульса триггер 6 переключаетс  в нулевое состо ние и обеспечивает отключение системы ФАПЧ с помощью элемента 5. При этом по вление логической единицы на инверсном выходе триггера 6 через элемент 12 обеспечивает прохождение импульсов генератора 1 через элемент 4 на вход сложени  счетчика 8, что приводит к возрастанию частоты генератора 1 до тех пор, пока разность фаз сравниваемы:: частот станет меньше ЗбО, когда импульсы по обоим вхо дам детектора 3 поступают поочередно Тогда триггер 6 переключаетс  в единичное состо ние, включаетс  системаTriggers 6 and 7 monitor the synchronous operation of the PLL. During synchronous operation, i.e. with the alternate arrival of input pulses from the bus 11 and pulses from the output of block 2, both flip-flops 6 and 7 are in the same state, providing, through elements 4 and 5, switching on the FALCH system. When synchronization fails, for example, if the C - input of the trigger 6 receives two additional pulses: From the bus 11, i.e. where f is the frequency of the input pulses; the frequency of the pulses generated by the generator; N is the multiplication factor; under the influence of the second pulse, the trigger 6 switches to the zero state and ensures the shutdown of the PLL system using element 5. At the same time, the appearance of a logical unit at the inverse output of trigger 6 through element 12 ensures the passage of generator 1 pulses through element 4 to the input adding the counter 8, which leads to an increase in the frequency of the generator 1 until the phase difference is compared :: the frequency becomes less than 30%, when the pulses on both inputs of the detector 3 are received alternately. Then the trigger 6 switches lyuchaets in a single state, the system is turned on
5 0 50
00
5five
00
5five
ФАПЧ, При поступлении на С-вход триггера 7 подр д двух импульсов с В1 1хода блока 2, т.е. если f « , под воздействием второго импульса триггер 7 переключаетс  в нулевое состо ние и обеспечивает отключение системы ФАПЧ с помощью элемента 4. При этом по вление логической единицы на инверсном выходе триггера 7 через элемент 13 обеспечивает прохозщение импульсов генератора 1 через элемент 5 на вход вычитани  счетчика 8, что приводит к уменьшению частоты генератора , до тех пор, пока разность фаз сравниваемых частот станет меньше триггер 7 переключаетс  в единичное состо ние, включаетс  система ФАПЧ.PLL, When a trigger 7 arrives at the C input, another two pulses from B1 of the 1st block 2, i.e. if f ", under the influence of the second pulse, trigger 7 switches to the zero state and ensures switching off the PLL using element 4. At the same time, the appearance of a logical unit at the inverse output of trigger 7 through element 13 ensures that generator 1 pulses through element 5 to the subtract input the counter 8, which leads to a decrease in the generator frequency, until the phase difference of the compared frequencies becomes less than the trigger 7 switches to the unit state, the PLL system is turned on.

Claims (1)

  1. Формула изобретени Invention Formula
    Умножитель частоты следовани  импульсов, содержащий фазовый детектор , первый вход которого соединен с входной шиной и с С-входом первого триггера, первый и второй выходы - с D-входами соответственно второго и первого триггеров, второй вход - с С-входом второго триггера и с выходом пересчетного блока, вход которого соединен с выходом генератора импульсов и с первыми входами первого и второго элементов И, выходы которых соединены с входами соответственно сложени  и вычитани  реверсивного счетчика импульсов выходы которого через преобразователь код-напр жение соединены с входом генератора импульсов и выходную шину, отличаю- щ и и с Я тем, что, с целью повьипе- ни  быстродействи , в него введены переключатель и первый и второй элементы ИЛИ, первые входы которых соединены соответственно с третьим и четвертым выходами фазового детектора , вторые входы - с инварсньми выходами соотверственно первого и второго триггеров, выходы - с вторыми входами соответственно первого и второго элементов И, третьи входы кото- .рых соединены с пр мыми выходами соответственно второго и первого триггеров , п-входы которых через переключатель соединены с общей шиной.A pulse frequency multiplier containing a phase detector, the first input of which is connected to the input bus and to the C input of the first trigger, the first and second outputs to the D inputs of the second and first triggers, respectively, the second input to the C input of the second trigger and the output of the counting unit whose input is connected to the output of the pulse generator and to the first inputs of the first and second elements AND whose outputs are connected to the inputs of the addition and subtraction of a reversible pulse counter, respectively, the outputs of which through the conversion The code-voltage device is connected to the input of the pulse generator and the output bus, which differs from the fact that, in order to improve speed, a switch and the first and second OR elements are entered into it, the first inputs of which are connected respectively to the third and the fourth outputs of the phase detector, the second inputs with invarian outputs of the first and second triggers respectively, the outputs with the second inputs of the first and second elements, respectively, the third inputs of which are connected to the direct outputs of the second and first respectively Triggers whose p-inputs are connected via a switch to a common bus.
    ВНИИПИ Заказ 3672/55VNIIPI Order 3672/55
    Произв.-полигр. пр-тие, г. Ужгород, ул. Проектна , 4Random polygons pr-tie, Uzhgorod, st. Project, 4
    Тираж 928 ПодписноеCirculation 928 Subscription
SU864092794A 1986-07-16 1986-07-16 Multiplier of pulse recurrence rate SU1411952A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU864092794A SU1411952A1 (en) 1986-07-16 1986-07-16 Multiplier of pulse recurrence rate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU864092794A SU1411952A1 (en) 1986-07-16 1986-07-16 Multiplier of pulse recurrence rate

Publications (1)

Publication Number Publication Date
SU1411952A1 true SU1411952A1 (en) 1988-07-23

Family

ID=21247204

Family Applications (1)

Application Number Title Priority Date Filing Date
SU864092794A SU1411952A1 (en) 1986-07-16 1986-07-16 Multiplier of pulse recurrence rate

Country Status (1)

Country Link
SU (1) SU1411952A1 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 1119165, кл. Н 03 К 5/156, 03.06.83. Авторское свидетельство СССР № 1261110, кл. Н 03 К 23/00, Н 03 В 19/00, 09.07.84,. *

Similar Documents

Publication Publication Date Title
US3515997A (en) Circuit serving for detecting the synchronism between two frequencies
SU1411952A1 (en) Multiplier of pulse recurrence rate
SU1432754A1 (en) Multiplier of pulse repetition rate
SU1166331A1 (en) Device for generating synchronizing sequences
SU1429316A1 (en) Pulse recurrence rate multiplier
SU1261110A1 (en) Pulse repetition frequency multiplier
SU1707734A1 (en) Multiplier of sequence frequency of pulses
SU1146800A2 (en) Digital frequency synthesizer
SU1734199A1 (en) Pulse timing device
SU485436A1 (en) Device for generating synchronization signals
SU681574A2 (en) Digital phase-frequency detector
SU1636983A1 (en) Pulse repetition rate multiplier
SU1211878A1 (en) Controlled pulse repetition frequency divider
RU1791925C (en) Device for control of n-phase pulse voltage converter
SU482898A1 (en) Variable division ratio frequency divider
SU886254A2 (en) Frequency synthesizer
SU1332553A1 (en) Phase synchronization device
SU661813A1 (en) Retunable frequency divider
SU1370782A1 (en) Pulse repetition rate divider
SU1483630A1 (en) Pulse repetition rate multiplier
SU1457160A1 (en) Variable frequency divider
SU1173554A2 (en) Controllable frequency divider
SU984057A1 (en) Pulse frequency divider
SU1265998A1 (en) Pulse repetition frequency divider with variable countdown
SU1078533A1 (en) Logic sliding relay of generator