SU1262506A1

SU1262506A1 - Устройство дл контрол логических блоков

Info

Publication number: SU1262506A1
Application number: SU833645420A
Authority: SU
Inventors: Зинаида Прокофьевна Клочкова; Анатолий Павлович Никитин; Евгений Георгиевич Сизоненко; Елизавета Ивановна Дубровская; Виктор Нестерович Компаниец
Original assignee: Предприятие П/Я Р-6668
Priority date: 1983-09-27
Filing date: 1983-09-27
Publication date: 1986-10-07

Abstract

Изобретение относитс к автоматизированным системам контрол и может быть применено при контроле больших интегральных схем и других быстродействующих электронных объектов. Цель изобретени - повышение быстродействи . Цель достигаетс за счет введени в устройство двух блоков 9 и 10 порогового уровн , двух блоков 5 и 6 элементов ИЛИ, блока 8 задани входных воздействий, блока 20 синхронизации, генератора 19 тактовых импульсов, блока 17 пам ти ошибок. 2 ил. (Л to О5 IN:) сд о О5

Description

Изобретение относится к области автоматизированных систем контроля и может быть применено при контроле больших интегральных схем и других быстродействующих электронных объектов.

Целью изобретения является повышение быстродействия.

На фиг. 1 приведена структурная схема устройства; на фиг. 2 — функциональная схема блока анализа.

Устройство для контроля логических блоков содержит блок 1 задания режимов, блок 2 формирования адреса, первый 3 и второй 4 блоки памяти тестов, первый 5 и второй 6 блоки элементов ИЛИ, второй регистр 7, блок 8 задания входных воздействий, блоки 9 и 10 порогового уровня, коммутатор 11, объект 12 контроля, блок 13 компараторов, блок 14 памяти эталонных задержек, первый регистр 15, блок 16 анализа, блок 17 памяти ошибок, блок 18 индикации, генератор 19 тактовых импульсов, блок 20 синхронизации.

Первый блок 3 памяти тестов, первый блок 5 элементов ИЛИ и второй регистр 7 разделены на три секции — секцию тестов входных воздействий соответственно 3_t, 5j и 7ι , секцию программ коммутации входов-выходов объектов контроля соответственно З_г , 5_г , 7_г и секцию программ маскирования блока компараторов соответственно 3j , 5₃ , 7₃ .

Каждая секция первого блока 3 памяти тестов и второй блок 4 памяти тестов имеют переменную структуру и содержат несколько (до четырех) кассет памяти.

Блок 16 анализа содержит элементы ИЛИ 21 и 22, элементы И 23 и 24, два триггера 25 и 26 и предназначены для анализа результатов контроля.

Устройство работает следующим образом.

По команде «Исходное» блок 1 задания режима переводится в исходное положение и заполняются первый 3 и второй 4 блоки памяти тестов. По команде «Пуск» блок 1 формирует команды управления. В блок формирования адреса заносятся начальные и конечные адреса каждой кассеты первого и второго блоков памяти, в которых хранятся тестовые наборы для проверки данного объекта контроля. Тестовый набор состоит из слова входного воздействия, слова коммутации входов-выходов объекта контроля, слова маскирования блока компараторов и слова эталонных реакций объекта контроля, которые хранятся соответственно в секциях 3_t, 3₂ и З₃ первого блока 3 памяти тестов и во втором блоке 4 памяти тестов.

В блок 20 синхронизации заносится информация о последовательности управляющих импульсов, подаваемых на блок 2 формирования адресов, первый регистр 15, коммутатор 11, второй блок 10 порогового уров ня, блок 14 памяти эталонных задержек, второй регистр 7 и блок 17 памяти ошибок.

С блока 1 подается сигнал, запускающий генератор 19 тактовых импульсов, задающий частоту подачи тестовых наборов на объект 12 контроля.

При поступлении импульсов синхронизации с блока 20 синхронизации блок 2 формирования адреса формирует адреса следующего тестового набора, во второй регистр 7, второй блок 10 порогового уровня и блок памяти эталонных задержек записывается тестовый набор, коммутатор И формирует входные воздействия на объект 12 контроля, в блоке 17 памяти ошибок фиксируются ошибочные реакции объекта 12 контроля.

При подаче на объект 12 контроля следующего тестового набора цикл повторяется с той только разницей, что следующий тестовый набор считывается из других кассет памяти.

Блок 8 задания входных воздействий предназначен для формирования временной диаграммы тестовых воздействий. Блоки 9 и 10 порогового уровня предназначены для формирования уровней напряжений, соответствующих логическим «нулю» и «единице».

Коммутатор 11 обеспечивает соединение выводов объекта 12 контроля с выходами блока 9 порогового уровня и с входами блока 13 компараторов и переключение совмещенных выводов (вход-выход) объекта 12 контроля.

Блок 13 компараторов сравнивает реакции объекта 12 контроля с эталонными реакциями, поступающими с второго блока 4 памяти тестов в заданные интервалы времени, и формирует единичные или нулевые сигналы на своих выходах, которые заносятся в первый регистр 15.

Блок 16 анализа (фиг. 2) предназначен для анализа результатов контроля. На входы элементов ИЛИ 21 и 22 из регистра 15 поступает напряжение, сформированное в результате сравнения реакций объекта контроля с эталонными значениями напряжений, соответствующих логическим «нулю» и «единице» и вырабатываемых блоками 9 и 10. При этом элементы ИЛИ 21, И 23 триггер 25 фиксируют напряжение, соответствующее логическому «0». В случае ошибки на один из входов элемента ИЛИ 21 поступает «0»_;и триггер 25 выдает брак в блок памяти ошибок. Принцип работы для элементов ИЛИ 22, И 24, триггера 26 аналогичен. На вход элемента ИЛИ 22 поступает напряжение, соответствующее логической «1», и блок 16 анализа разрешает запись результатов контроля в блок памяти ошибок.

Блок 18 индикации регистрирует результаты по окончании проверки объекта 12 контроля.

Claims

Изобретение относитс к области автоматизированных систем контрол и может быть применено при контроле больших интегральных схем и других быстродействующих электронных объектов. Целью изобретени вл етс повышение быстродействи . На фиг. 1 приведена структурна схема устройства; на фиг. 2 - функциональна схема блока анализа. Устройство дл контрол логических блоков содержит блок I задани режимов, блок 2 формировани адреса, первый 3 и второй 4 блоки пам ти тестов, первый 5 и второй 6 блоки элементов ИЛИ, второй регистр 7, блок 8 задани входных воздействий, блоки 9 и 10 порогового уровн , коммутатор 11, объект 12 контрол , блок 13 компараторов, блок 14 пам ти эталонных задержек, первый регистр 15, блок 16 анализа, блок 17 пам ти ошибок, блок 18 индикации, генератор 19 тактовых импульсов, блок 20 синхронизации . Первый блок 3 пам ти тестов, первый блок 5 элементов ИЛИ и второй регистр 7 разделены на три секции - секцию тестов входных воздействий соответственно 3, 5i и 7i , секцию программ коммутации входов-выходов объектов контрол соответственно Зг , 5г , 7 и секцию программ маскировани блока компараторов соответственно 3j , 5з , 7з . Кажда секци первого блока 3 пам ти тестов и второй блок 4 пам ти тестов имеют переменную структуру и содержат несколько (до четырех) кассет пам ти. Блок 16 анализа содержит элементы ИЛИ 21 и 22, элементы И 23 и 24, два триггера 25 и 26 и предназначены дл анализа результатов контрол . Устройство работает следуюш,им образом. По команде «Исходное блок 1 задани режима переводитс в исходное положение и заполн ютс первый 3 и второй 4 блоки пам ти тестов. По команде «Пуск блок 1 формирует команды управлени . В блок формировани адреса занос тс начальные и конечные адреса каждой кассеты первого и второго блоков пам ти, в которых хран тс тестовые наборы дл проверки данного объекта контрол . Тестовый набор состоит из слова входного воздействи , слова коммутации входов-выходов объекта контрол , слова маскировани блока компараторов и слова эталонных реакций объекта контрол , которые хран тс соответственно в секци х 3i, 32 и Зз первого блока 3 пам ти тестов и во втором блоке 4 пам ти тестов. В блок 20 синхронизации заноситс информаци о последовательности управл ющих импульсов, подаваемых на блок 2 формировани адресов, первый регистр 15, коммутатор 11, второй блок 10 порогового уровн , блок 14 пам ти эталонных задержек, второй регистр 7 и блок 17 пам ти ошибок. С блока 1 подаетс сигнал, запускающий генератор 19 тактовых импульсов, задающий частоту подачи тестовых наборов на объект 12 контрол . При поступлении импульсов синхронизации с блока 20 синхронизации блок 2 формировани адреса формирует адреса следующего тестового набора, во второй регистр 7, второй блок 10 порогового уровн и блок пам ти эталонных задержек записываетс тестовый набор, коммутатор 11 формирует входные воздействи на объект 12 контрол , в блоке 17 пам ти ощибок фиксируютс ощибочные реакции объекта 12 контрол . При нодаче на объект 12 контрол следующего тестового набора цикл повтор етс с той только разницей, что следующий тестовый набор считываетс из других кассет пам ти. Блок 8 задани входных воздействий предназначен дл формировани временной диаграммы тестовых воздействий. Блоки 9 и 10 порогового уровн предназначены дл формировани уровней напр жений, соответствующих логическим «нулю и «единице . Коммутатор 11 обеспечивает соединение выводов объекта 12 контрол с выходами блока 9 порогового уровн и с входами блока 13 компараторов и переключение совмещенных выводов (вход-выход) объекта 12 контрол . Блок 13 компараторов сравнивает реакции объекта 12 контрол с эталонными реакци ми , поступающими с второго блока 4 пам ти тестов в заданные интервалы времени , и формирует единичные или нулевые сигналы на своих выходах, которые занос тс в первый регистр 15. Блок 16 анализа (фиг. 2) предназначен дл анализа результатов контрол . На входы элементов ИЛИ 21 и 22 из регистра 15 поступает напр жение, сформированное в результате сравнени реакций объекта контрол с эталонными значени ми напр жений, соответствующих логическим «нулю и «единице и вырабатываемых блоками 9 и 10. При этом элементы ИЛИ 21, И 23 триггер 25 фиксируют напр жение, соответствующее логическому «О. В случае ощибки на один из входов элемента ИЛИ 21 поступает «0 и триггер 25 выдает брак в блок пам ти ощибок. Принцип работы дл элементов ИЛИ 22, И 24, триггера 26 аналогичен. На вход элемента ИЛИ 22 поступает напр жение , соответствующее логической «1, и блок 16 анализа разрешает запись результатов контрол в блок пам ти ошибок. Блок 18 индикации регистрирует результаты по окончании проверки объекта 12 контрол . Формула изобретени Устройство дл контрол логических блоков , содержащее два регистра, два блока пам ти тестов, блок пам ти эталонных задержек , блок анализа, блок индикации, блок компараторов, коммутатор, блок формировани адреса, блок задани режимов, причем адресные входы блоков пам ти тестов подкл-ючены к первому выходу блока формировани адреса, второй выход которого соединен с первым входом блока индикации, входы первого и второго блоков пам ти тестов вл ютс входами задани тестовых воздействий устройства, первый выход блока задани режима подключен к входу задани начального и конечного адресов блока формировани адреса, отличающеес тем, что, с целью повышени быстродействи , в него введены два блока порогового уровн , два блока элементов ИЛИ, блок задани входных воздействий, блок синхронизации, генератор тактовых импульсов и блок пам ти ошибок, причем вход задани частоты импульсов блока синхронизации и вход запуска генератора тактовых импульсов подключены соответственно к второму и третьему выходам блока задани режима, входы которого вл ютс входами начальной установки, «Пуск и «Стоп устройства, входы синхронизации первого блока порогового уровн , блока пам ти эталонных задержек, блока пам ти ошибок, блока формировани адреса, второго регистра, коммутатора объединены и подключены к выходу блока синхронизации , тактовый вход которого соединен с выходом генератора тактовых импульсов, выходы первого блока пам ти тестоб соединены с соответствуюшими входами первого блока элементов ИЛИ, выходы которого соединены с соответствуюшими разр дными входами второго регистра, разр дные выходы которого соединены соответственно с входом блока задани входных воздействий, первым информационным входом коммутатора и входом максировани блока компараторов, выход блока задани входных воздействий подключен к входу первого блока порогового уровн , выход которого соединен с управл юшим входом коммутатора, второй 1нформационный вход которого соединен с выходом контролируемого логического блока, выход коммутатора подключен к первому информационному входу блока компараторов , второй информационный вход которого подключен к выходу второго блока пороговогоуровн , управл ющий вход блока компараторов соединен с выходом блока пам ти эталонных задержек, выход блока компараторов подключен к входу первого регистра, выход которого соединен с первым информационным входом блока пам ти ошибок и с входом блока анализа, выход которого соединен с вторым информационным входом блока пам ти ошибок, выход блока пам ти ошибок соединен с вторым входом блока индикации, выходы второго блока пам ти тестов подключены к соответствующим входам второго блока элементов ИЛИ, выход которого соединен с информационными входами второго блока порогового уровн и блока пам ти эталонных задержек, блок анализа содержит два триггера, два элемента И и два элемента ИЛИ, причем выходы первого и второго элементов ИЛИ соединены с первыми входами соответственно первого и второго элементов И, инверсные выходы которых подключены к D-входам первого и второго триггеров соответственно, входы перрого и второго элементов ИЛИ и вторые входы элементов И вл ютс информационными входами блока анализа, а выходы триггеров вл ютс выходами блока анализа.

Из5А.15

2.

2

В 5лЛ7

.г