SU1645959A1 - Устройство дл контрол хода программ - Google Patents

Description

1

(21)4636749/24

(22)12.01.89

(46) 30.04.91. Бюл. # 16

(71) Московский энергетический инсти

тут

(72):0.В.Исаев, Е.А.Ткачева,

В.Ф.Власов и А.В.Гаскель

(53) 681.326.7(088.8)

(56) Авторское свидетельство СССР

И 1427367, кл. G 06 F 11/00, 1987.

Автоматизаци  проектировани  микропроцессорных устройств. - Минск, 1986, с. 68-73.

(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ХОДА ПРОГРАММ

(57) Изобретение относитс  к вычис- лительной технике и может быть ис пользовано дл  контрол  выполнени  программ в вычислительных системах.

Целью изобретени   вл етс  повышение достоверности контрол  и расширение области применени  устройства за счет использовани  его в существующих вычислительных системах. Устройство содержит первый регистр I адреса , блок пам ти 2, второй регистр 3- сигнатур, счетчик 4 команд, сигна турный анализатор 5, блок сравнени  6, первый 7 и второй 8 триггеры, первый 9 и второй 10 формирователи импульсов , первый 11, второй 12, третий 13 и четвертый 19 элементы И. Устройство позвол ет обнаруживать сбои, привод щие к зацикливанию или останову процессора, за счет указани  количества адресов во фрагменте программы и осуществлени  контрол  по истечении требуемого количества N адресных переходов. I ил.

(Л

О5 4 СП

со ел

со

v

Изобретение относитс  к вычислительной технике и может быть исполь зовано дл  контрол  выполнени  программ в вычислительных системах

Цель изобретени  - повышение достоверности контрол .

На чертеже изображена схема устройства дл  контрол  хода программ.

Устройство содержит первый ре-

гистр 1 адреса, блок 2 пам ти, второй регистр 3 сигнатур, счетчик 4 команд, сигнатурный анализатор 5, блок 6 сравнени , первый 7 и второй 8 триггеры, первый 9 и второй 10 фор- мирователи импульсов, первый 11, второй 12 и третий 13 элементы И, адресные входы 14 (шина адреса), тактовый вход 15 (строб адреса), вход 16 сброса, выход 17 признака ошибки,

группу информационных выходов 18 адреса начала фрагмента контролируемой программы и четвертый элемент И 19, а также выход 20 признака записи, выход 21 признака эталонных сигнатур и выход 22 признака количества команд во фрагменте блока 2 пам ти.

Устройство основано на ассоциативном принципе определени  адреса начала фрагмента и его длины. Вс  об- ласть пам ти, занимаема  программой, раздел етс  на фрагменты, соответствующие подпрограммам и отдельным част м подпрограммы без разветвлений. Начальные адреса этих фрагментов

фиксируютс  в блоке 2, который может представл ть собой программируемую логическую матрицу (ПЛМ) типа 556 PTI (при нескольких дес тках начальных адресов) либо может быть собран на адресных БИС (сотни-тыс чи адресов).

Устройство работает следующим образом .

При включении питани  сигнал

Сброс на входе 16, устанавливает уровень О на выходах триггера 8 и сигнатурного анализатора 5, а на выходе триггера 7 - уровень 1. По переднему фронту тактового сигнала на входе 15, поступающего на вход элемента И II, на выходе последнего по вл етс  1, что ведет к переключению элемента И 19 в состо ние 1, вследствие чего адрес начала фрагмен- та, выставл емый микропроцессором (не показан) на шине 14 адреса фиксируетс  в регистре 1 и затем поступает на входы блока 2. На выходах

блока 2 формируютс  следующие признаки фрагмента программы: признак записи начального адреса фрагмента (выход 20); эталонна  сигнатура последовательности адресов фрагмента (выход 21) и количество адресов во фрагменте (выход 22).

При по влении признака записи на выходе 20 на выходе элемента И 12 формируетс  единичный сигнал записи сигнатуры (21) в регистр 3 сигнатур и количества команд (22) в счетчик 4. Одновременно по переднему фронту строба адреса (15)текущий адрес принимаетс  на сигнатурный анализатор 5. Также по данному фронту строба адреса (15) на выходе формировател  9 импульсов по вл етс  1, устанавливающа  триггер 7 в состо ние О, осуществл   блокировку элемента И 12.

Но каждому следующему стробу адреса (15) происходит вычитание содержимого счетчика 4 и формирование сигнатуры в анализаторе 5 до по влени  сигнала отрицательного переполнени  счетчика 4. По заднему фронту этого сигнала в триггере 8 фиксируетс  результат сравнени  сигнатур, поступающий с выхода блока 6 сравнени , сформированный в результате сравнени  эталонной сигнатуры из регистра 3 и текущей сигнатуры из анализатора 5. С задержкой, достаточной дл  установки триггера 9, формирователь 10 импульсов выдает нулевой сигнал сброса сигнатурного анализатора 5 и установки в состо ние I триггера 7, подготавлива  устройство к обработке следующего фрагмента программы . В случае несравнени  сигнатур инверсный выход триггера 8 устанавливаетс  в О, блокиру  через элемент И 1I работу устройства, причем на выходе 17 присутствует единичный признак ошибки, а на выходах 18 - адрес начала фрагмента, в котором произошла ошибка.

Из описани  работы устройства следует , что при выходе на начальный адрес фрагмента, зафиксированный в блоке 2, необходимо указать точное количество адресов во фрагменте. Следовательно , контролируема  программа должна удовлетвор ть следующим услови м:

- отсутствие косвенной адресации (т.е. адрес следующего обращени  зависит только от выполнени  условий и

не зависит от формируемого содержимого регистра или пам ти);

- отсутствие циклов с неопределенным заранее количеством повторений в цикле.

Таким образом, использование предлагаемого устройства дл  контрол  хода программ в вычислительных системах позвол ет обнаруживать сбои, привод щие к зацикливанию или останову процессора, за счет указани  количества адресов во фрагменте и осуществлени  контрол  по истечении требуемого количества адресных переходов Устройство может быть использовано в эксплуатирующихс  вычислительных системах за счет простого подключени  к адресной шине. Использование устройства позвол ет увеличить достоверность контрол , так как обнаруживает сбои, привод щие к зацикливанию или останову.

Claims (1)

1. Формула изобретени 

   Устройство дл  контрол  хода программ, содержащее блок пам ти, два регистра, сигнатурный анализатор и блок сравнени , причем группа информационных входов первого регистра  вл етс  группой информационных входов устройства дл  подключени  к шине адреса контролируемой вычислительной системы, группа выходов сигнатурного анализатора соединена с первой группой входов блока сравнени , отличающеес  тем, что, с целью повышени  достоверности контрол , оно дополнительно содержит счетчик, два триггера, два формировател  импульсов и четыре элемента И, причем выход первого триггера соединен с первыми входами первого и второго элементов И, первый вход третьего элемента И  вл етс  тактовым входом устройства, второй вход третьего элемента И подключен к инверсному выходу второго триггера,

   пр мой выход которого  вл етс  выходом признака ошибки устройства, выход третьего элемента И соединен с вторым входом второго элемента И, входом первого формировател  импульсов , тактовым входом сигнатурного анализатора, установочный вход которого объединен с установочным входом

   первого триггера и подключен к выходу четвертого элемента И, первый вход которого объединен с входом сброса второго триггера и  вл етс  входом сброса устройства, второй

   5 вход четвертого элемента И подключен к выходу второго формировател  импульсов , вход которого объединен с тактовым входом второго триггера и подключен к выходу переполнени  счет0 чика, установочный вход которого объединен с тактовым входом второго регистра и соединен с выходом первого элемента И, второй вход которого соединен с выходом признака записи

   5 блока пам ти, группа адресных входов которого подключена к группе разр дных выходов первого регистра, которые  вл ютс  группой информационных выходов устройства дл  считывани 

   0 адреса начала фрагмента контролируемой программы, выход второго элемента И соединен с тактовым входом первого регистра, выход первого формировател  импчтьса соединен с тактовыми входами первого триггера и счетчика, группа входов параллельной загрузки которого соединена с группой выходов признака количества команд во фрагменте программы блока пам ти, группа

   0 выходов признака сигнатуры фрагмента которого соединена с группой информационных входов второго регистра,группа разр дных выходов которого соединена с второй группой входов блока

   5 сравнени , выход которого соединен с информационным входом второго триггера , информационный вход первого триггера подключен к шине нулевого потенциала .