SU1485250A1 - Устройство для контроля программ - Google Patents

Description

Изобретение относится к цифровой вычислительной технике и может быть использовано для проверки устойчивости к сбоям программ ЦВМ, имеющих средства аппаратурного контроля и программную защиту от

2

сбоев, организованную путем разбиения программ на контролируемые участки, допускающие повторное исполнение после сбоев, а также для оценки качества функционального контроля программного изделия и контроля функционирования систем управления и обработки специализированного назначения. Устройство содержит шесть элементов И, четыре группы элементов И, пять триггеров, три элемента ИЛИ, группу элементов ИЛИ, два элемента задержки, две схемы сравнения, сумматор, блок памяти, таймер и два регистра. Вновь введенные средства обеспечивают повышение достоверности контроля программ путем обеспечения возможности получения адресов команд, не проверяющихся на сбоеустойчивость при прогоне программы. 2 ил.

с

(О

Изобретение относится к цифровой вычислительной технике и может быть использовано для проверки устойчивости к сбоям программ ЦВМ, имеющих средства аппаратурного контроля и программную защиту от сбоев, организованную путем разбиения программ на контролируемые участки, допускающие повторное исполнение после сбоя, а также для оценки качества функционального контроля программного изделия и контроля функционирования систем управления и обработки специализированного назначения.

Целью изобретения является повышение достоверности контроля программ путем обеспечения возможности получения адресов команд, не проверяющихся на сбоеустойчивость при прогоне программы.

На фиг. 1 представлена структурная схема устройства для контроля программ; на фиг. 2 — структурная схема блока памяти.

Устройство содержит адресные входы 1, —1„ команды, где η-разрядность адреса ЦВМ, адресные входы 2,—2* команды четвертый элемент И 3, четвертый триггер 4, вторую группу элементов И 5, первую группу элементов И 6, первый элемент И 7, третий триггер 8, первый элемент 9 задержки, второй триггер 10, пятый элемент И 11, первую схему 12 сравнения, первый триггер 13, первый элемент ИЛИ 14, третий элемент ИЛИ 15, таймер 16, группу элементов ИЛИ 17, сумматор 18, второй элемент ИЛИ 19, второй элемент И 20, третий элемент И 21, третью группу элементов И 22, второй элемент 23 задержки, второй регистр 24, вторую схему 25 сравнения, четвертую группу элементов И 26, первый регистр 27, блок 28 памяти, пятый триггер 29, шестой элемент И 30, входы 31,—31* установки начального адреса, входы 32,—32* установки конечного адреса, информационные выходы 33,—33*,

00

сл

СП

1485250

вход 34 пуска, вход 36 установки режима и выход 36 сбоя. Кроме того, на фиг. 1 изображены ЦВМ 37 с блоком 38 формирования адреса команд и регистром 39 адреса команд, а также имитатор 40 входной информации.

Блок 28 памяти (фиг. 2) содержит вход 41 управления, вход 42 записи, первый 43, второй 44 и третий 45 элементы задержки, пятый элемент И 46, второй элемент И 47, первый элемент И 48, первый, триггер 49, группу адресных элементов И 50, регистр 51, схему 52 сравнения, первый элемент ИЛИ 53, счетчик 54 адреса, дешифратор 55, второй элемент НЕ 56, элемент 57 дифференцирования, седьмой элемент И 58, шестой 59 и седьмой 60 элементы задержки, второй триггер 61, генератор 62 импульсов, четвертый элемент ИЛИ 63, третий элемент ИЛИ 64, пятый элемент 65 задержки, второй элемент ИЛИ 66, шестой элемент И 67, четвертый элемент 68 задержки, третий элемент И 69, первый элемент НЕ 70, группу элементов 71 задержки, четвертый элемент И 72, К групп входных элементов И 73, группу установочных элементов И 74, первую группу элементов ИЛИ 75, группу регистров 76, К групп выходных элементов И 77, вторую группу элементов ИЛИ 78, второй управляющий выход 79 блока памяти, первый управляющий выход 80 блока памяти, входы 81, — 81„ занесения блока памяти, группу выходов 82,—82„ блока памяти, третий вход 83 управления.

Устройство для контроля программ (фиг. 1) работает следующим образом.

В исходном состоянии триггеры 8, 10, 13 и 29 обнулены. Нулевой уровень с прямого выхода триггера 8 закрывает по первому входу элемент И 11, а последний в свою очередь нулевым уровнем с выхода блокирует работу таймера 16, закрывает по второму входу элементы Иби по третьему входу элемент И 7. Единичный уровень с инверсного выхода триггера 10 поступает на третьи входы элементов И 6 и на второй вход элемента И 7. Нулевой уровень с прямого выхода триггера 13 закрывает по первому входу элемент И 20. Единичный уровень с инверсного выхода триггера 13 поступает на первый вход элемента И 21. Нулевой уровень с прямого выхода триггера 29 закрывает по первому входу элемент И 30. Начальный адрес Ама.ч проверяемой программы заносится но входам 31, —ЗЦ на предварительно обнуленный сумматор 18, с разрядных выходов которого поступает на первые входы схемы 12 сравнения, на вторые входы схемы 25 сравнения, а также на вторые входы соответствующих элементов И 26, закрывая те из них, разряды кода начального адреса для которых нулевые. Конечный адрес проверяемой программы, в качестве которого выбирается адрес первой команды, выходящей за пределы программы А-хок +1, заносится

по входам 32,—32 „ в предварительно обнуленный регистр 27, с разрядных выходов которого поступает на вторые входы схемы 25 сравнения, в предварительно обнуленный регистр 24 заносится код шага сбоя (входы занесения не показаны), который равен минимально адресуемому элементу памяти ЦВМ (в случае, если форматы команд ЦВМ кратны минимально адресуемому элементу памяти) или минимально возможной длине команды в ЦВМ (в случае, если остальные форматы команд ЦВМ кратны минимально возможному формату). С разрядных выходов регистра 24 код шага сбоя подается на первые входы соответствующих элементов И 22, закрывая те из них, разряды кода шага сбоя для которых нулевые. Код адреса выполняемой команды из регистра 39 адреса команд ЦВМ подается на первые входы соответствующих элементов И 6. Код адреса очередной команды с блока 38 формирования адреса команд ЦВМ подается на первые входы элементов И 5, закрывая те из них, разряды кода очередного адреса команды для которых нулевые. Исходное состояние триггера 4 зависит от режима работы устройства. Если проводится проверка программы на сбоеустойчивость, то триггер 4 находится в единичном состоянии и единичный уровень с его прямого выхода поступает на первый вход элемента И 3. Если проводится контроль функционирования программы, то триггер 4 обнулен и нулевой уровень с его прямого выхода закрывает элемент И 3. В режиме контроля программы таймер 16 настраивается на выдачу сигналов через Т_т = Т₅ после его запуска, где Т₃ — период запуска программ (максимальное время работы) или период запуска имитатора 40 входной информации. В режиме проверки программы на сбоеустойчивость настройка таймера 16 осуществляется в зависимости от соотношения периода запуска программы или периода запуска имитатора 40 входной информации и интервала времени между двумя сбоями на одном и том же контролируемом участке Т_с, при котором программная защита от сбоев не классифицирует их как отказ.

В случае, если Т_С>Т₄, таймер 16 настраивается на выдачу сигналов через Т_т = Т, после его запуска, если же Т_Ъ?Т_С, то таймер 16 настраивается на выдачу сигналов через Т_т = Т₃ после его запуска (вход занесения соответствующего кода константы в таймер 16 не показан). Ячейки блока 28 памяти обнулены. Блок памяти настроен на запись информации с нулевого адреса, при этом в режиме записи на его втором управляющем выходе единичный уровень, который поступает на второй вход элемента И 11.

Так как режим проверки программы на сбоеустойчивость Отличается от режима контроля функционирования программы только

1485250

5

выдачей сигнала на выход 36 сбоя устройства, в дальнейшем будем рассматривать алгоритм работы устройства применительно к первому режиму.

Запуск устройства осуществляется пода_; чей сигнала на вход 34 пуска устройства, который переводит триггер 8 в единичное состояние. На выходе элемента И 11 устанавливается единичный уровень, который запускает таймер 16, поступает на вторые входы элементов И 6, разрешая прохождение потенциального кода адреса команды с входа устройства на первые входы схемы 12 сравнения, и подается на третий вход элемента И 7.

В случае совпадения кодов на первых и вторых входах схемы 12 сравнения последняя выдает сигнал, который проходит через элементы И 7 и 3 на выход 36 сбоя устройства, объединяющийся с выходом схем аппаратурного контроля ЦВМ (не показан). Этот же сигнал через элемент ИЛИ 19 обнуляет сумматор 18, переводит триггеры 13 л 10 (последний через элемент ИЛИ 14) в единичное состояние и поступает на вход элемента 9 задержки. Сигнал с выхода элемента И 7 обнуляет счетчик таймера 16, синхронизируя его работу с реальным периодом запуска программ, и поступает на первый вход управления блока 28 памяти, где используется для увеличения счетчика адреса на единицу в случае, когда этот сигнал является первым после зафиксированного факта (фактов) несовпадения кодов на входах схемы 12 сравнения за время Т_т, и аннулируется в противном случае. Нулевой уровень с инверсного выхода триггера 10 закрывает по третьему входу элементы И 6 и по второму входу элемент И 7, блокируя выработку на выходе 36 сбоя устройства сигнала на время Т_г. Единичный уровень с прямого выхода триггера 13 подается на первый вход элемента И 20. Нулевой- уровень с инверсного выхода триггера 13 закрывает по первому входу элемент И 21. Время задержки элемента 9 задержки выбирается достаточным для того, чтобы в блоке 38 формирования адреса команды ЦВМ успел сформироваться адрес очередной команды, код которого считывается импульсом с выхода элемента 9 задержки через элементы И 5 и через элементы ИЛИ 17 заносится в сумматор 18.

Через время Т после формирования сигнала на выходе 36 сбоя устройства таймер 16 формирует сигнал, который перезапускает таймер 16 и проходит на выход элемента И 20, устанавливая триггеры 13 и 10 (последний через элемент ИЛИ 15) в нулевое состояние. Единичный уровень с инверсного выхода триггера 10 поступает на третьи входы элементов И 6 и на второй , вход элемента И 7. Нулевой уровень с .прямого

6

выхода триггера 13 закрывает по первому входу элемент И 20. Единичный уровень с инвестного выхода триггера 13 поступает на первый вход элемента И 21.

В случае, если за время Т_т совпадения кодов на выходах схемы 12 сравнения не произошло, на выходе таймера 16 появляется сигнал, который перезапускает таймер 16 и проходит на выход элемента И 21. Сигнал с выхода элемента И 21 переводит триггер 10 (через элемент ИЛИ 14) в единичное состояние, поступает на вход элемента 23 задержки где задерживается на время перевода триггера 10' в единичное состояние, на второй вход управления блока 28 памяти и используется для считывания с сумматора 18 кода адреса непроверенной команды и подачи его через элементы И ?0 на входы занесения блока 28 памяти.

При первом несовпадении кодов на входах схемы 12 сравнения за время Т_т в блоке 28 памяти происходит запись кода адреса непроверенной команды в ячейку блока 28 памяти (формируется начальный адрес одного из массивов непроверенных команд) и сигналом, поступившим по входу 41 блока 28 памяти, увеличивается значение счетчика адреса на единицу (формируется адрес ячейки блока 28 памяти для записи конечного адреса из массивов непроверенных команд) .

В противном случае сигнал, поступающий по входу 41 блока 28 памяти, аннулируется и происходит только запись сформированных в сумматоре 18 кодов адресов в одну и ту же ячейку блока 28 памяти (отслеживается конечный адрес одного из массивов непроверенных команд).

Процесс записи продолжается до первого совпадения кодов на входах схемы 12 сравнения за время Т_т.

Нулевой уровень с инверсного выхода триггера 10 закрывает по третьему входу элементы И 6 и по второму входу элемент И 7. Сигнал с первого выхода элемента 23 задержки используется для чтения шага сбоя из регистра 24 на счетные входы сумматора 18, работающего в режиме сложения. Сигнал с второго выхода элемента задержки (время задержки между первым и вторым выходом определяется временем переходных процессов сумматора 18) используется для реализации переносов в сумматоре 18. Задержанный на время срабатывания схемы 25 сравнения и на время формирования блоком 28 памяти, из сигнала на третьем входе управления уровня на втором управляющем выходе сигнал с третьего выхода элемента 23 задержки через элемент ИЛИ 15 обнуляет триггер 10.

Таким образом, в случае несовпадения

кодов на входах схемы 12 сравнения в сумматоре 18 увеличивается значение адреса

1485250

7

имитации сбоя на шаг сбоя в каждом периоде запуска таймера 16.

Формирование границ массивов непроверенных команд продолжается либо до заполнения блока 28 памяти, либо до окончания проверки программы.

По заполнении блока 28 памяти на выходе 79 его появляется нулевой уровень, который формируется по первому (после зафиксированного факта несовпадения кодов на входах схемы 12 сравнения) сигналу совпадения кодов на входах схемы 12 сравнения, поступающему на вход 42 блока 28 памяти, при условии, что конечный адрес массива непроверенных команд записывался в последнюю ячейку блока 28 памяти. Нулевой уровень с второго управляющего выхода блока 28 памяти приводит к появлению нулевого уровня на выходе элемента И 11, что вызывает остановку таймера 16 и закрытие элементов И 6 и 7.

Устройство переводится в режим выдачи, при котором из блока 28 памяти на выходы 33-, — 33« устройства выдаются начальные и конечные адреса массивов непроверенных команд в порядке их поступления.

По окончании выдачи на первом управляющем выходе блока 28 памяти появляется сигнал, дальнейшее распространение которого блокируется закрытым элементом И 30, а на втором управляющем выходе — единичный уровень, который подается на второй вход элемента Π 1 1, инициируя продолжение работы устройства.

При совпадении цодов на входах схемы 25 сравнения (окончание проверки программы) последняя выдает сигнал, который обнуляет сумматор 18, переводит триггер 29 в единичное состояние и поступает на вход 83 блока 28 памяти. Единичный уровень с прямого выхода триггера 29 поступает на первый вход элемента И 30.

Если счетчик адреса блока 28 памяти в нулевом состоянии, то сигнал с входа 83 проходит на выход 80 блока· 28 памяти. Если содержимое счетчика адреса блока 28 памяти отлично от нуля, то по этому сигналу на выходе 79 блока 28 памяти появляется нулевой уровень и устройство переводится в режим выдачи. По окончании выдачи сигнал с выхода 80 блока 28 памяти проходит через элемент И 30 и обнуляет триггеры 29 и 8, нулевой уровень с выхода 79 блока 28 памяти поступает на второй вход элемента И 11. Нулевой уровень с прямого выхода триггера 29 закрывает элемент И 30. Наличие нулевого уровня на прямом выходе триггера 8 приводит к нулевому уровню на выходе элемента И 11, который закрывает элементы И 6 и 7 и останавливает таймер 16, и устройство завершает проверку программы на сбоеустойчивость.

Для организации проверки программы на сбоеустойчивость на одной ЦВМ с исполь8

зованием предлагаемого устройства необходим имитатор 40 входной информации (с периодическим запуском). Применение имитатора позволяет сравнить результаты работы программы без подключенного устройства и с подключенным устройством, а также оценить качество проверки программы на сбоеустойчивость.

Проверка программ на сбоеустойчивость по реальной входной информации возможна при наличии двух ЦВМ, ведущих параллельную обработку поступающей информации, при этом к одной из них подключено предлагаемое устройство.

При организации контроля функционирования имитатор 40 входной информации обеспечивает периодическую выдачу информации, состав которой не изменяется за время работы предлагаемого устройства, что позволяет использовать устройство для оценки качества функционального контроля прорраммного изделия.

Изменение состава информации с выхода имитатора 40 входной информации возможно по завершении цикла работы предлагаемого устройства (синхронизацию работы имитатора 40 входной информации и устройства достаточно просто осуществить по сигналу с выхода элемента И 30).

Рассмотрим работу блока 28 памяти (фиг. 2). В исходном состоянии регистры 7б и 51 обнулены. Обнулены и триггеры 49 и 61. Единичный уровень с инверсного выхода триггера 49 поступает на второй вход элемента И 47. Нулевой уровень с прямого выхода триггера 49 закрывает элемент И 48. Нулевой уровень с прямого выхода триггера 61 блокирует работу генератора 62 импульсов. Единичный уровень с инверсного выхода триггера 61 поступает на второй вход элемента И 58 и на выход 79. Счетчик 54 адреса обнулен, чем обеспечивается единичный уровень на первом выходе дешифратора 55 и нулевые уровни на всех остальных выходах. Нулевой уровень с прямого выхода триггера младшего разряда счетчика 54 по второму входу закрывает элемент И 46. Единичный уровень с первого выхода дешифратора 55 подается на второй вход элемента И 72 и инвертированный элемент НЕ 70 закрывает по второму входу элемент И 69, а также подается на первые входы элементов И 73 первой группы, на второй вход первого элемента И 74, на первые входы элементов И 77 первой группы. Остальные группы элементов И 73 и 77 и элементы И 74 закрыты нулевыми уровнями с соответствующих выходов дешифратора 55, нулевой уровень с (К+1)-го выхода дешифратора 55 инвертируется элементом НЕ 56 и единичным уровнем присутствует на втором входе элемента И 67.

13

1485250

14

равенства которой соединен с первым входом второго элемента ИЛИ, выход которого соединен с входом обнуления сумматора, группа адресных входов команды устройства соединена с первыми входами элементов И второй группы выход первого, элемента задержки соединен с вторыми входами элементов И второй группы, выходы которых соединены с первыми входами элементов ИЛИ группы, входы начального адреса уст- 1 ройства соединены с вторыми входами элементов ИЛИ группы, выходы которых соединены с группой информационных входов сумматора, выход первого элемента ИЛИ соединен с единичным входом второго триггера, инверсный выход которого соединен с ’ вторым входом первого элемента И и вторыми входами элементов И первой группы, прямой и инверсные выходы первого триггера соединены с первыми входами соответственно второго и третьего элементов И, вы- ; ходы второго регистра соединены с первыми входами элементов И третьей группы, вход пуска устройства соединен с единичным входом третьего триггера, отличающееся тем, что, с целью повышения достоверности конт- . роля программ, в устройство введены четвертый и пятый триггеры, третий элемент ИЛИ, шестой элемент И, четвертая группа элементов И и блок памяти, причем вход установки режима устройства соединен со счетным входом четвертого триггера, прямой выход которого соединен с первым входом четвертого элемента И, выход первого элемента И соединен с входом обращения к блоку памяти и вторым входом четвертого элемента И, выход которого является выходом сбоя устройства, выход равенства первой схемы 5 сравнения соединен с вторым входом второго

элемента ИЛИ, прямой выход третьего триггера соединен с первым входом пятого элемента И, выход которого соединен с третьими входами элементов И первой группы, третьим входом первого элемента И и входом запуска таймера, выход которого соединен с вторыми входами второго и третьего элементов И, выход второго элемента -И соединен с нулевым входом первого триггера и с первым входом третьего элемента ИЛИ, выход которого соединен с нулевым входом второго триггера, выход третьего элемента И соединен с вторым входом первого элемента ИЛИ, входом второго элемента задержки, первыми входами элементов И четвертой группы и входами записи блока памяти, первый, второй и третий выходы второго элемента задержки соединены соответственно с вторыми входами элементов И третьей группы, входом переноса сумматора и вторым входом третьего элемента ИЛИ, группа выходов сумматора соединена с вторыми входами элементов И четвертой группы, выходы которых соединены с информационными входами блока памяти, выходы элементов И третьей группы соединены с третьими входами соответствующих элементов ИЛИ группы, выход равенства второй схемы сравнения соединен с входом чтения блока памяти и единичным входом пятого триггера, прямой выход которого соединен с первым входом шестого элемента И, второй вход которого соединен с первым выходом блока памяти, выход шестого элемента И соединен с нулевыми входами третьего и пятого триггеров, второй выход блока памяти соединен с вторым входом пятого элемента И, информационные выходы блока памяти являются информационными выходами устройства.

77, о

9¾

Фиг.1

1485250

01д 0 80

Фиг.2

Редактор С. Пекарь Заказ 3037/48

Составитель И. Сигалов Техред И. Верес Корректор М. Пожо

Тираж 668 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

1 13035, Москва, Ж—35, Раушская наб., д. 4/5

Производственно-издательский комбинат «Патент», г. Ужгород, ул. Гагарина, 101

1485250

1.0

Сигнал о факте имитации сбоя во время выполнения команды (факте использования команды) появляется на входе 42 блока памяти и при описанном состоянии блока памяти не производит его изменения, так как дальнейшее распространение сигнала блокируется элементом И 48, а триггер 49 остается в нулевом состоянии.

Сигнал о факте отсутствия имитации сбоя во время выполнения команды (факте неиспользования команды) за время Т_т поступает на второй вход 41 управления блока памяти, сопровождаемый импульсным кодом адреса непроверенной команды, поступающим по входам 81<—8 и занесения блока памяти. Сигнал с входа 41 используется для сброса регистра 76 (через соответствующие элементы И 74 и ИЛИ 75), адрес которого в данное время хранится в счетчике 54 адреса, и в обнуленный регистр записывается код адреса непроверенной команды, задерживаемый элементами 71 задержки на время обнуления. Сигнал с входа 41, задержанный элементом 43 задержки на суммарное время обнуления регистра 76 и записи в него кода адреса непроверенной команды, поступает на вход элемента 45 задержки, проходит через элементы И 47 и ИЛИ 53, увеличивая значение счетчика 54 адреса на единицу (формируется адрес регистра 76 для записи конечного адреса массива непроверенных команд). Задержанный элементом 45 задержки на время срабатывания элемента И 47 сигнал переводит триггер 49 в единичное состояние. Нулевой уровень с инверсного выхода триггера 49 закрывает элемент И 47, а единичный уровень с прямого выхода подается на второй вход элемента И 48. Последующие сигналы о факте неиспользования команд, поступающие на вход 41, не приводят к изменению состояния счетчика 54 адреса (элемент И 47 закрыт) и используют для сброса регистра 76, адрес ко торого в данное время хранится в счетчике 54 адреса, предшествующего записи кода адреса очередной непроверенной команды. Отслеживание конечного адреса (с точностью до шага сбоя) массива непроверенных команд продолжается до появления сигнала о факте использования команды на входе 42, который поступает на вход элемента 44 задержки и проходит через элементы И 48 и ИЛИ 53, увеличивая значение счетчика 54 адреса на единицу (формируется адрес регистра 76 для записи начального адреса очередного массива непроверенных команд). Задержанный элементом 44 задержки на время срабатывания элемента И 48 сигнал переводит триггер 49 в нулевое состояние, чем обеспечивается неизмененное состояние блока памяти при поступлении очередных сигналов о фактах использования команд по входу 42.

Если запись кода конечного адреса массива непроверенных команд производилась в последний (К-й) регистр 76, то по первому сигналу на входе 42 счетчик 54 переходит в состояние, приводящее к появлению на (К + +1) -м выходе дешифратора положительного перепада и установлению единичного уровня. Единичный уровень, инвертированный элементом НЕ 56, закрывает по второму входу элемент И 67. Из положительного перепада элементом 57 дифференцирования формируется сигнал, который проходит через элементы И 58 (триггер 61 в нулевом состоянии) и ИЛИ 66 на вход элемента 65 задержки, и используется для считывания значения счетчика 54 адреса через элементы И 50 в регистр 51, с выходов которого код подается на вторые входы схемы 52 сравнения. Задержанный элементом 65 задержки на время считывания значения счетчика 54 адреса сигнал проходит через элемент ИЛИ 64, обнуляет счетчик 54 адреса и устанавливает триггер 61 в единичное состояние. Нулевой уровень с инверсного выхода триггера 61 закрывает по второму входу элемент И 58 и поступает на выход 79, переводя устройство в режим выдачи. Единичный уровень с прямого выхода триггера 61 запускает генератор 62 импульсов, период следования импульсов которого определяется допустимым темпом выдачи информации по выходам 82!—82*.

Сигнал с выхода генератора 62 импульсов подается на элемент 60 задержки и используется для считывания информации из регистра 76, адрес которого в данное время хранится в счетчике 54 адреса, через соответствующую группу элементов И 77 и выдачи ее (через элементы ИЛИ 78) на выходы 82,—82„. Задержанный элементом 60 задержки на время считывания информации из регистра 76 сигнал увеличивает значение счетчика 54 адреса на единицу. С появлением очередного сигнала на выходе генератора 62 импульсов цикл считывания повторяется. После считывания информации с последнего регистра 76 сигнал с выхода элемента 60 задержки переводит счетчик 54 в состояние, приводящее к появлению на (К + 1)-м выходе дешифратора 55 единичного перепада и к появлению сигнала на выходе равнозначности схемы 52 сравнения. Распространение сигнала, получаемого на выходе элемента 57 дифференцирования, блокируется закрытым элементом И 58. Сигнал с выхода равнозначности схемы 52 сравнения поступает на вход элемента 59 задержки, обнуляет регистр 51, регистры 76 (через соответствующие элементы ИЛИ 75), счетчик 54 адреса (через элемент ИЛИ 64). Задержанный элементом 59 задержки на время существования сигнала (на длительность импульса) на выходе элемента ИЛИ 64 сиг1485250

11

нал обнуляет триггер 61 и проходит через элемент ИЛИ 63 на первый управляющий выход 80 блока памяти. Нулевой уровень с прямого выхода триггера 61 останавливает работу генератора 62 импульсов. Блок памяти в исходном состоянии.

По окончании проверки программы на вход 83 чтения блока 28 памяти поступает сигнал с выхода схемы 25 сравнения) .

При нулевом значении счетчика 54 адреса (блок памяти свободен) сигнал с входа 83 проходит через элементы И 72 и ИЛИ 63 на выход 80.

При ненулевом значении счетчика 54 адреса на первом выходе дешифратора 55 нулевой уровень, который закрывает элемент И 72 и инвертированный элементом НЕ 70 единичным уровнем присутствует на втором входе элемента И 69. Сигнал с входа 83 проходит через элемент И 69 и подается на вход элемента 68 задержки и первый вход элемента И 46. При рассмотрении дальнейшей работы блока 28 памяти учтем следующие обстоятельства: запись начальных адресов массивов непроверенных команд производится в регистры 76, которым соответствуют четные значения счетчика 54 адреса; запись конечных адресов массивов непроверенных команд производится в регистры 76, которым соответствуют нечетные значения счетчика 54 адреса; адрес для записи начального адреса массива непроверенных команд формируется заранее и является адресом первого незанятого регистра 76; адрес для записи конечного адреса массива непроверенных команд формируется по завершении записи начального адреса массива непроверенных команд и остается неизменным на все время отслеживания конечного адреса массива непроверенных команд; условие окончания выдачи информации блоком памяти заключается в фиксации факта совпадения текущего значения счетчика 54 адреса со значением кода в регистре 51, в качестве которого выбирается адрес первого незанятого регистра для записи начального кода адреса массива непроверенных команд, т.е. значение кода в регистре 51 всегда четное.

К моменту окончания проверки программы (к моменту появления сигнала на входе 83) значение счетчика 54 адреса произвольное (четное или нечетное).

В случае четного значения счетчика 54 адреса в нем хранится адрес первого незанятого регистра 76, т.е. это значение можно использовать при проверке условия окончания выдачи.

В случае нечетного значения счетчика 54 адреса в нем хранится адрес, использовавшийся для записи конечного адреса массива непроверенных команд, т.е. необходимо уве12

личить на единицу значение счетчика 54 адреса для использования при проверке условия окончания выдачи.

При четном значении счетчика 54 адреса на прямом выходе триггера его младшего разряда нулевой уровень, который закрывает по второму входу элемент И 46, блокируя прохождение сигнала с выхода элемента И 69.

При нечетном значении счетчика 54 адреса на прямом выходе триггера его младше го разряда единичный уровень, который подается на второй вход элемента И 46, что приводит к прохождению сигнала через элементы И 46 и ИЛИ 53 и увеличению'на единицу значения счетчика 54 адреса.

Задержанный на время сложения в счетчике 54 адреса сигнал с выхода элемента 68 задержки поступает на первый вход элемента И 67, через который проходит на элемент ИЛИ 66, если предшествующее сложение не привело к появлению единичного уровня на (К + 1)-м выходе дешифратора 55. В противном случае сигнал аннулируется и на элемент ИЛИ 66 подается сигнал с выхода элемента И 58. В дальнейшем работа блока памяти в режиме выдачи происходит по описанному алгоритму.

Использование в предлагаемом устройстве новых элементов и новых связей выгодно отличает его от прототипа, так как позволяет расширить функциональные возможности за счет обеспечения возможности получения адресов команд, не проверявшихся на сбоеустойчивость или не использовавшихся за время прогона программного изделия.

Claims (1)

1. Формула изобретения

   Устройство для контроля программ, содержащее пять элементов И, первый и второй элементы ИЛИ, три триггера, первую и вторую схемы сравнения, первый и второй регистры, три группы элементов И, группу элементов ИЛИ, сумматор, первый и второй элементы задержки и таймер, причем группа адресных входов операнда устройства соединена с первыми входами элементов И первой группы, выходы которых соединены с первой группой входов второй схемы сравнения группа выходов сумматора соединена с первой группой входов сторон схемы сравнения и с второй группой входов первой схемы сравнения, выход равенства которой соединен с первым входом' первого элемента И, выход которого соединен с входом обнуления таймера, входом первого элемента задержки, входом установки в «1» первого триггера и первым входом первого элемента ИЛИ, группа входов конечного адреса устройства соединена с группой информационных входов первого регистра, группа выходов которого соединена с второй группой входов второй схемы сравнения, выход