SU1260959A1 - Устройство дл регистрации неисправных блоков - Google Patents
Устройство дл регистрации неисправных блоков Download PDFInfo
- Publication number
- SU1260959A1 SU1260959A1 SU853868793A SU3868793A SU1260959A1 SU 1260959 A1 SU1260959 A1 SU 1260959A1 SU 853868793 A SU853868793 A SU 853868793A SU 3868793 A SU3868793 A SU 3868793A SU 1260959 A1 SU1260959 A1 SU 1260959A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- elements
- inputs
- block
- outputs
- unit
- Prior art date
Links
Landscapes
- Debugging And Monitoring (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано дл диагностики состо ни дискретных узлов вычислительных машин . Целью изобретени вл етс повышение быстродействи устройства за счет параллельного опроса всех кси- тролир емых блоков. Устройство также обеспечивает визуальное отображение динамического изменени состо ни контролируемых блоков. Устройство содержит генератор импульсов, триггер, блок индикации,п элементов НЕ и п 3jieMeHTOB И, h -1 блоков элементов ЗАПРЕТ, два элемента задержки, п -1 блоков выделени единиц, h шифраторов , п регистров, где - число провер емых блоков. 3 ил. J3 О) о со ел
Description
Изобретение относитс к вычислиельной технике и может быть испольовано дл диагностики состо ни дисретных узлов вычислительных устойств .
Целью изобретени вл етс повыение быстродействи устройства за чет параллельного опроса всех контролируемых блоков.
На фиг. 1 приведена функциональна схема предлагаемого устройства; на фиг. 2 - схема блока выделени единиц; на фиг. 3 - схема блока элементов З АПРЕТ.
Устройство (фиг.1) содержит и элементов НЕ 1, п элементов И 2, ь-1 блоков выделени единиц 3-1, 3-2,.,., -1 блоков элементов ЗАПРЕТ 4-1,..., h шифраторов 5-1, 5-2,..., 5-п, п- регистров 6-1, 6-2,..., 6-п, блок индикации 7 ch чейками 7-1, 7-2,..., 7-h, триггер 8, первый и второй элементы задержки 9 и 10, генератор импульсов 11.
Блоки выделени единиц (фиг.2) содержат элементы ИЛИ 12, ЗАПРЕТ 13, И 14 и задержки 15. Блоки элементов ЗАПРЕТ содержат элементы ЗАПРЕТ 16. При подаче на входы А, В,К блока выделени единиц набора из единичных и нулевых сигналов блок вьоде- л ет только один единичный сигнал, поступающий на крайний вход, предыдущий по отношению ко всем последующим входам, на которые подаютс также единичные сигналы. Например, при подаче единичньк сигналов на входы А и h сигнал на входе А через цепь последовательно включенных элементов ИЛИ 12 закрывает элементы ЗАПРЕТ 13, и сигнал с входа п на выход |л не проходит .
При подаче сигналов на входы блока с выхода последнего элемента ИЛР1 12 выдаетс сигнал, задержанньй элементом задержки 15 на врем , учитывающее окончание переходньк процессов в блоке, и поступающий на входы элементов И 14. При этом открываетс первьй элемент И 14, и сигнал А проходит на выход А блока. Каждый из последую1цих блоков 3-2, 3-3,... содержит на одну группу элементов ИЛИ 12, ЗАПРЕТ 13, И 14, меньше чем пре- дццущий блок.
Пр мые входы элементов ЗАПРЕТ блока элементов ЗАПРЕТ образуют группу
информационных входов блока, а инверсные входы - группу управл ющих входов блока. Каждый последующий блок 4-2, 4-3,... содержит на один элемент ЗАПРЕТ меньше, чем предьщущий блок. Последний блок 4-h-1 содержит один элемент ЗАПРЕТ.
Блок индикации 7 содержит цифровые индикаторы 7-1, 7-2,..., 7-h на которых отображаютс номера неисправных блоков.
Устройство работает следующим образом .
Контролируемые дискретные блоки А, B,...,h выдают сигналы исправности в виде логической 1 или неисправности в виде логического О по соответствующим входным цеп м А,В,..., h устройства. Эти сигналы инвертируютс элементами НЕ 1, и единичные сигналы, соответствующие только неисправным блокам, подаютс на входы соответствующих элементов И 2. При включении генератора импульсов 11
последний вырабатывает последовательность импульсов дл периодического параллельного опроса всех блоков и периодического обновлени информации о состо нии этих блоков. В каждом такте импульс генератора 11 устанавливает в единичное состо ние триг-- гер 8, сигнал с выхода которого открывает элементы И 2. Единичные сигналы от неисправных блоков Подаютс через элементы И 2 параллельно на входы первого блока выделени единиц 3-1. Например, при неисправности блоков В, h единичные сигналы подаютс на входы В,h блока 3-1. Блок 3-1 вьщел ет из поступившей комбинации единичных сигналов только один единичный сигнал В, который поступает на выход в блока 3-1. При этом на блок элементов ЗАПРЕТ 4-1 подаютс сигналы, действующие на входах В, h блока 3-1 и сигнал, действующий на выходе в блока 1. С помощью блоков элементов ЗАПРЕТ исключаютс из анализа сигналы, прошедшие через соответствующие блоки выделени единиц . Так как сигналн единственный на входе блока 3-2 он поступает на его выхода,. С выходов блоков 3-1 и 3-2 указанные сигналы возбуждают соответствующие входы шифраторов 5-1, 5-2. Шифраторы 5 формируют коды , необходимые дл засвечивани соответствующих цифровых индикаторов
7. Эти коды с выходов шифраторов 5 подаютс на информационные входы регистров 6-1, 6-2. Гактовьй импульс генератора 11, задержанный элементом задержки 9 на врем переходных процессов в устройстве, разрешает запись кодов в регистры 6-1, 6-2. С выходов регистров 6-1, 6-2, эти коды подаютс на цифровые индикаторы 7-1, 7-2, на которых индицируютс номера неисправных блоков В,Н . В этом же такте импульс с выхода элемента задержки 9 через элемент задержки 10 обнул ет триггер 8, который закрывает элементы И 2, и опрос блоков прекращаетс . В следующем такте опроса устройства работает аналогично. В случае изменени состо ни провер емых блоков, это измесчет параллельного «проса всех контролируемых блоков, устройство содержит h-1 блоков элементов ЗАПРЕТ, первый и второй элемента задержки 5 и-1 блоков вьщелени единиц, п шиф- , раторов, hi регистров, выходы которых соединены соответственно с входами с первой по h-ю чеек индикации блока индикации, выходы t-i элементов И соединены р h входами первого блока выделени единиц, h выходов которого соединены с и входами первого шифратора , выходы с первого по h -и шифраторов соединены с информационными входами с первого, по п -и регистров соответственно, входы записи которых соединены с выходом первого элемента задержки, вход второго
элемента задержки соединен с выходом
10
15
25
ненное состо ние будет отображено ин- первого элемента задержки, выход вто- дикатором 7 следующим образом. Например , при неисправности блока А в следующем такте дополнительно к блокам В,и на индикаторе 7-1 отображаетс номер блока А, на индикаторе 7-2 - номер блока В, на индикаторе 7-3 - номер блока и при неисправности только одного блока п на индикаторе 7-1 отображаетс номер блока h и т.д. В схеме на фиГ. 1 число ин- 30 дикатороп 7 равно числу провер емых блоков и дл случа неисправности всех блоков h. Практически веро тность этого событи равна нулю, а число неисправных элементов (блоков, 35 цепей и т.п.) в системе составл ет 5-10% от общего числа блоков. Поэтому в реальной системе, например, при контроле 100 блоков достаточно иметь 10 индикаторов, на которых одновре- 40 менно отображаетс веро тное число неисправных блоков.
рого элемента задержки соединен cR - входом триггера, выход которого соединен с вторыми входами с первого по h-и элементов И, выход генератора импульсов соединен с S -входом триггера и с входом периого элемента задержки, с второго по h -и выходы первого бло- ка выделени единиц соединены с группой управл ющих входов первого блока элементов ЗАПРЕТ, вьгходы с второго по и -и элементов И соединены с группой информационных входов первого блока элементов ЗАПРЕТ, группа выходов которого соединена с группой входов второго блока выделени единиц , группа выходов которого соединена с группой входов второго шифратора , управл ющие и информационные группы входов каждого элементов ЗАПРЕТ содержат по ь-i входов , где i- номер блока элементов ЗАПРЕТ и соответствующего блока выделени единиц, причем группа управл ющих входов каждого блока элементов ЗАПРЕТ соединена с ь- i выходарого элемента задержки соединен cR входом триггера, выход которого сое нен с вторыми входами с первого по h-и элементов И, выход генератора и пульсов соединен с S -входом тригге и с входом периого элемента задержк с второго по h -и выходы первого бл ка выделени единиц соединены с груп пой управл ющих входов первого блока элементов ЗАПРЕТ, вьгходы с второго по и -и элементов И соединены с груп пой информационных входов первого блока элементов ЗАПРЕТ, группа выходов которого соединена с группой входов второго блока выделени единиц , группа выходов которого соединена с группой входов второго шифратора , управл ющие и информационные группы входов каждого элементов ЗАПРЕТ содержат по ь-i входов , где i- номер блока элементов ЗАПРЕТ и соответствующего блока выделени единиц, причем группа управл ющих входов каждого блока элементов ЗАПРЕТ соединена с ь- i выходаФ-ормула изоб.ретени
ми соответствующего блока выделени Устройство дл регистрации неис- единиц, а группа информационных вхоправных блоков, содержащее генератор импульсов, триггер, блок индикации, содержащий h чеек индикации, и-эле- ментов НЕ и п элементов И, где t - 50 число провер емых блоков, причем входы с первого по h -и элементов НЕ вл ютс входами устройства, выходы с первого по h-и элементов НЕ соединены с первыми входами с первого 55 по п-й элементов И соответственно, отличающеес тем, что, с целью повьшени быстродействи за
счет параллельного «проса всех контролируемых блоков, устройство содержит h-1 блоков элементов ЗАПРЕТ, первый и второй элемента задержки и-1 блоков вьщелени единиц, п шиф- , раторов, hi регистров, выходы которых соединены соответственно с входами с первой по h-ю чеек индикации блока индикации, выходы t-i элементов И соединены р h входами первого блока выделени единиц, h выходов которого соединены с и входами первого шифратора , выходы с первого по h -и шифраторов соединены с информационными входами с первого, по п -и регистров соответственно, входы записи которых соединены с выходом первого элемента задержки, вход второго
элемента задержки соединен с выходом
первого элемента задержки, выход вто-
рого элемента задержки соединен cR - входом триггера, выход которого соединен с вторыми входами с первого по h-и элементов И, выход генератора импульсов соединен с S -входом триггера и с входом периого элемента задержки, с второго по h -и выходы первого бло- ка выделени единиц соединены с группой управл ющих входов первого блока элементов ЗАПРЕТ, вьгходы с второго по и -и элементов И соединены с группой информационных входов первого блока элементов ЗАПРЕТ, группа выходов которого соединена с группой входов второго блока выделени единиц , группа выходов которого соединена с группой входов второго шифратора , управл ющие и информационные группы входов каждого элементов ЗАПРЕТ содержат по ь-i входов , где i- номер блока элементов ЗАПРЕТ и соответствующего блока выделени единиц, причем группа управл ющих входов каждого блока элементов ЗАПРЕТ соединена с ь- i выходадов каждого ()-го блока элементов ЗАПРЕТ соединена с h-i выходами 1-го блока элементов ЗАПРЕТ, вьгходы каждого i-го, кроме последнего (-1)-гo, блока элементов ЗАПРЕТ соединены с входами каждого (i+1)-ro блока выделени единиц, группы выходов каждого блока выделени единиц соединены с группами входов соот- ветствуюш 1Х пшфраторов, выход последнего ()-гo блока элементов ЗАПРЕТ соединен с входом и-го шифратора.
причем каждый i-и,блок выделени содержит. н- +1 элементов ИЛИ, h-i+1 элементов И,и-1 элементов ЗАПРЕТ и элемент задержки, вход первого элемента ИЛИ и первый вход первого элемейта И каждого i-го блока выделени единиц соединены с первьм входом группы входов блока ввделени единиц, второй вход каждого элемента
И соединен с выходом элемента задерж- ю выходы которых соединены с первыми ки, выходы элементов И образуют груп- входами второго и последующих эле- пу выходов блока вьделени единиц, ментов И, выход последнего элемента ВТОРОЙ и последующие входы группы вхо- ИЛИ соединен с входом элемента задов блэка ввделени единиц соедине- держки.
вы с пр мыми входами первого и последующих элементов ЗАПРЕТ и с первыми входами второго и последующих элементов ИЛИ соответственно, выходы J первого и последующих элементов ИЛИ соединены соответственно с вторыми входами второго и последующих элементов ИЛИ и с инверсными входами первого и последующих элементов ЗАПРЕТ,
4
В
п
(руг. 2
В
п
иг. J
Редактор Т. Парфенова
Составитель Д. Ванюхин Техред Л.Олейник
Заказ 5233/50Тираж 671
ВНИИ11И Государственного комитета СССР
по делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб., д. 4/5
Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4
Корректор А. Т ско
Подписное
Claims (1)
- Ф-ормула изоб.ретенияУстройство для регистрации неисправных блоков, содержащее генератор импульсов, триггер, блок индикации, содержащий п ячеек индикации, о-элементов НЕ и η элементов И, где о число проверяемых блоков, причем входы с первого по h -й элементов НЕ являются входами устройства, выходы с первого по о-й элементов НЕ соединены с первыми входами с первого по н-й элементов И соответственно, отличающееся тем, что, с целью повышения быстродействия за ’ счет параллельного «проса всех контролируемых блоков, устройство содержит ш-1 блоков элементов ЗАПРЕТ, первый и второй элементы задержки Н-1 блоков вьщеления единиц, 'п шиф- в раторов, и регистров, выходы которых соединены соответственно с входами с первой по и-ю ячеек индикации блока индикации, выходы η элементов И сое1 динены с h входами первого блока выделения единиц, и выходов которого соединены с η входами первого шифратора, выходы с первого по h -й шифраторов соединены с информационными входами с первого, по η -й регистров соответственно, входы записи которых соединены с выходом первого элемента задержки, вход второго элемента задержки ^соединен с выходом первого элемента задержки, выход второго элемента задержки соединен с R входом триггера, выход которого соединен с вторыми входами с первого по о-й элементов И, выход генератора импульсов соединен с S -входом триггера и с входом первого элемента эадержки, с второго по ь —й выходы первого блока выделения единиц соединены с группой управляющих входов первого блока элементов ЗАПРЕТ, вьрсоды с второго по о -й элементов И соединены с группой информационных входов первого блока элементов ЗАПРЕТ, группа выходов которого соединена с группой входов второго блока вьщеления единиц, группа выходов которого соединена с группой входов второго шифратора, управляющие и информационные группы входов каждого блока элементов ЗАПРЕТ содержат по t> -i входов, где ί- номер блока элементов ЗАПРЕТ и соответствующего блока выделения единиц, причем группа управляющих входов каждого блока элементов ЗАПРЕТ соединена с h- ί выходами соответствующего блока выделения единиц, а группа информационных входов каждого (’»1)-го тов ЗАПРЕТ соединена i-го блока элементов каждого i-го, кроме (п-1)-го, блока элементов ЗАПРЕТ соединены с входами каждого (i+1)-ro блока выделения единиц, группы выходов каждого блока вьщеления единиц соединены с группами входов соответствующих шифраторов, выход последнего (п-1)-го блока элементов ЗАПРЕТ соединен с входом п-го шифратора, блока элеменс η -1 выходами ЗАПРЕТ, выходы последнегоS причем каждый i-йблок выделения единиц содержит, п-1 +1 элементов ИЛИ, h-i+Ι элементов Η,ή-ί элементов ЗАПРЕТ и элемент задержки, вход первого элемента ИЛИ и первый вход первого элемента И каждого i-го блока выделения единиц соединены с первым входом группы входов блока выделения единиц, второй вход каждого элемента И соединен с выходом элемента задержки, выходы элементов И образуют группу выходов блока выделения единиц, второй и последующие входы группы вхо· дов блвка выделения единиц соедине6 ны1 с прямыми входами первого и после· дующих элементов ЗАПРЕТ и с первыми входами второго и последующих элементов ИЛИ соответственно, выходы 5 первого и последующих элементов ИЛИ соединены: соответственно с вторыми входами второго и последующих элемен тов ИЛИ и с инверсными входами перво го и последующих элементов ЗАПРЕТ, 10 выкоды! которых соединены! с первыми входами второго и последующих элементов И, выкод последнего элемента ИЛИ соединен с входом элемента задержки .«Рмг, 1
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853868793A SU1260959A1 (ru) | 1985-03-14 | 1985-03-14 | Устройство дл регистрации неисправных блоков |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853868793A SU1260959A1 (ru) | 1985-03-14 | 1985-03-14 | Устройство дл регистрации неисправных блоков |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1260959A1 true SU1260959A1 (ru) | 1986-09-30 |
Family
ID=21167535
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU853868793A SU1260959A1 (ru) | 1985-03-14 | 1985-03-14 | Устройство дл регистрации неисправных блоков |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1260959A1 (ru) |
-
1985
- 1985-03-14 SU SU853868793A patent/SU1260959A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР 860074, кл. G 06 F 11/00, 19J9. Авторское свидетельство СССР 723578, кл. С 06 F 11/00, 1978. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1260959A1 (ru) | Устройство дл регистрации неисправных блоков | |
SU388288A1 (ru) | Всесоюзная | |
SU1272335A1 (ru) | Генератор кодовых колец | |
SU1444714A1 (ru) | Многоканальное устройство дл контрол параметров | |
SU1084813A1 (ru) | Устройство дл автоматического контрол генератора случайных чисел | |
SU1231497A1 (ru) | Устройство дл определени положени числа на числовой оси | |
SU1228277A1 (ru) | Многоканальный преобразователь напр жени в код | |
SU1160414A1 (ru) | Устройство дл контрол логических блоков | |
SU1361560A1 (ru) | Устройство дл контрол схем сравнени | |
SU1365104A1 (ru) | Устройство дл счета изделий | |
SU1112366A1 (ru) | Сигнатурный анализатор | |
SU1298802A2 (ru) | Шифратор | |
SU1705875A1 (ru) | Устройство дл контрол оперативной пам ти | |
SU1179341A1 (ru) | Сигнатурный анализатор | |
SU1159061A2 (ru) | Устройство цифровой магнитной записи | |
SU1170446A1 (ru) | Устройство дл определени свойств полноты логических функций | |
SU1309304A1 (ru) | Делитель частоты с переменным коэффициентом делени | |
SU1168951A1 (ru) | Устройство дл задани тестов | |
SU744608A1 (ru) | Устройство дл автоматического контрол генератора случайных чисел | |
SU1091191A1 (ru) | Устройство дл моделировани веро тностного графа | |
SU1072045A1 (ru) | Устройство дл прерывани программ | |
SU650071A1 (ru) | Устройство дл группового сравнени двоичных чисел | |
SU1156251A1 (ru) | Многокаскадный счетчик с контролем | |
SU1430956A1 (ru) | Многоканальный сигнатурный анализатор | |
SU1130871A1 (ru) | Устройство дл контрол цифровых систем |