SU1236468A1 - Устройство дл вычислени значени модул вектора - Google Patents

Abstract

Изобретение позвол ет вычисл ть значени  модул  трехмерного вектора и может быть использовано дл  обработки топографических данных. Устройство содержит вычислитель приближенной зависимости 1 17/8A-H/2B при 7/8А+1/2ВёА, при 7/8А-И/2В А, выполненньй ка первом вычитателе 16, сумматоре 18, первой схеме 19 сравнени  и втором мультиплексоре 20. С помощью второй схемы 13 сравнени  на выходе седьмого мультиплексора 14 всегда формируетс  большее число, а на выходе восьмого мультиплексора 15 меньшее. Выбор двух исходных величин дл  вычислений осуществл етсА первым мультиплексором 12. Исходные и промежуточные результаты вычислений хран тс  в регистрах 6-1 I . Работой устройства управл ет распределитель 1 импульсов. 2 ил. сл 23- ю со О) 4 О) 00

Description

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано дл  создани  автоматизированных систем обработки топографических данных.

Целью изобретени   вл етс  расширение класса решаемых задач.

На фиг. 1 приведена функциональна  схема устройства; на фиг. 2 - временна  диаграмма работы устройства.

Устройство содержит распределитель 1 импульсов, с третьего по шестой мультиплексоры 2-5, с первого по шестой регистры 6-11, первый мультиплексор 12, вторую схему 13 сравнени , седьмой 14 и восьмой 15 мультиплексоры , первый 16 и второй 17 вычита- тели, сумматор 18, первую схему 19 сравнени , второй мультиплексор 20, первый 21 и второй 22 информационные входы, вход 23 запуска, информационный выход 24, выход 25 сопровождени .

Объекты, рассто ни  между которыми измер ют, определены координатами Х, Y и Х,, Y. В ортогональной системе координат топографическое

рассто ние Ц /aX + flY

где ,j| - разность абсцисс;

- разность ординат.

Дл  определени  истинного рассто ни  необходимо знать разницу высот над уровнем мор  ,-h, . Следовательно , рассто ние + &W .

Устройство функционирует в соответствии с приближенной зависимостью при условии А

при д- А+ .- UA о

макс

1

Q- А+ 7г В при А+ :

1- о Zо С

(О

Устройство определ ет Ц и L последовательно, согласно (J).

Устройство работает следующим образом .

При включении устройства все выходы распределител  1 импульсов устанавливаютс  в нулевое положение (цепи установки на фиг. I не приведены), 1

При поступлении импульса по входу

.23 запуска (фиг. 2а) распределитель 11мпульсов формирует импульс (в момент t ) на втором и шестом выходах (фиг. 2г, ж), по которому через третий 2 и п тый 4 мультиплексоры и пр мо записьгеаетс  (X,, Y , h) соответственно в первый 6, третий 8, п тый 10 регистры. Аналогично в мо

мент t формируетс  импульс на четвертом и п том выходах распределител  I (фиг. 2д, е) и в регистры 7, 9 и И записываетс  соответственно Х.,

Y,, h.

В момент t .мультиплексоры

s

0

$

0

5

0

5

0

5

2-5 открываютс  по первым входам (фиг. 2з) и по первому адресному входу первого мультиплексора 12 (фиг. 2б) на ег о первый и второй выходы поступает информаци  соответственно с первого 6 и второго 7 регистров, т.е. Х и Х. На второй схеме 13 сравнени  происходит сравнение X ,, и Х и большее из них проходит через седьмой мультиплексор 14 на вход уменьшаемого вьгчитател  17, меньшее - через восьмой мультиплексор 15 на вход вычитаемого вьгчитател  16, на котором происходит вычисление ДХ, знач€;ние которого в момент t (фиг. 2г) записываетс  в первый регистр 6. В момент t (фиг. 26, в мультиплексор 12 пропускает на выходы соответственно Y , Y (с регистров 8. и 9) , Аналогично описанному происходит формирование лУ, которое в момент t (фиг. 2д) записьгеаетс  в регистр 7. После этого в момент t-j (фиг, 2а, б) мультиплексор 12 снова открыт дл  регистров 6 и 7 и на его выходы поступает ДХ и . Аналогично описанному происходит вьщеление большего и меньшего числа.

Большее число поступает на вход уменьшенного первого вычитател  16 И со сдвигом на три разр да на вход вычитаемого, т.е. на первом вычита- теле происходит вычисление, например 7/8лХ при условии, что , которое поступает на вход первого слагаемого сумматора 18, на вход второго слагаемого которого поступает меньшее число, разделенное на два, т.е. сдвинутое монтажно на один разр д в сторону младших разр дов (в нашем случае 1/2 UY). На выходе сумматора 18 получаем результат , который поступает на вторые информационные входы первой схемы 19 сравнени  и второго мультиплексора 20. На схеме 19 сравнени  происходит сравнение Z и йХ и в зависимости от сравнени  на выход устройства через мультиплексор 20 передаетс  Z или дХ, которые в момент tg (фиг. 2е через открытый по первым входам шестой мультиплексор 5 записьшаетс  в четвертый регистр 9.

3

На врем  t мультиплексор 2 открыт дл  регистров 10 и 11 (фиг.2б в) и на выходе первого вычитател  17 формируетс  лЬ, аналогично дХ и йУ, который в момент t записываетс  через мультиплексор 4 в третий регистр 8.

После этого на врем  t мультиплексор 12 открываетс  дл  регистров 8 и 9 (фиг. 2б, в) и аналогично формированию Z на выходе сумматора 18

получаем т Z+ - &h, если , о /

а на выходе мультиплексора 20 результат L, который в момент t (фиг. 2е) записываетс  в регистр 9 и по управл ющему стробу на восьмом выходе распределител  I импульсов (фиг. 2и) записываетс  в регистры пользовател . В момент t устройство устанавливаетс  в исходное состо ние . Значени  X, , Х, Y, , Y, h , h присутствуют на входах коммутаторов и регистров во врем  всего цикла работы.

Claims (1)

1. Формула изобретени 

   Устройство дл  вычислени  значени  модул  вектора, содержащее четыре регистра, два мультиплексора, сумматор , первый вычитатель, первую схему сравнени , распределитель импульсов , первый и второй выходы которого соедиьены с первым адресным входом первого мультиплексора и с входом синхронизации первого регистра соответственно , вход уменьшаемого первого вычитател  соединен с первыми информационнь ми входами первой схемы сравнени , второго мультиплексора и со сдвигом на три разр да в сторону младших разр дов с входом вычитаемого первого вычитател , выход которого подключен к входу первого слагаемого сумматора, выход которого соединен с вторыми информационными входами первой схемы сравнени  и ВТОРОГО мультиплексора, вьгход первой схемы сравнени  соединен с управл ющим входом второго мультиплексора вход запуска распределител  импульсов  вл етс  одноименным входом устройства , отличающеес  тем, что, с целью расширени  класса решаемых задач, в него введены с третьего по восьмой мультиплексоры.

   10

   15

   20

   25

   364684

   п тый и шестой регистры, втора  схема сравнени , второй вычитатель, выход которого соединен с первыми информационными входами с третьего по п тый мультиплексоров, выходы которых соединены с информационными входами с первого по третий регистров соответственно, выходы которых соединены с первого по третий информа- ционньЫи входами первого мультиплексора , выход шестого мультиплексора соединен с информационнь м входом четвертого регистра, выход, которого ; соединен с четвертым информационным входом первого мультиплексора, информационный вход п того регистра и вторые информационные входы третьего и п того мультиплексоров  вл ютс  первым информационньм входом устройства , выход п того регистра соединен с п тым информационным входом первого мультиплексора, информационный вход шестого регистра и вторые информационные входы четвертого и шестого мультиплексоров  вл ютс  вторым информационным входом устройства, выход шестого регистра соединен с шестым информационным входом первого мультиплексора, третий и четвертый выходы распределител  импульсов под ключены к второму адресному входу первого мультиплексора и к входу сиггхронизации второго регистра соответственно , п тый и шестой выходы распределител  импульсов подключены

   5 к входам синхронизации четвертого , шестого и третьего и п того регистров соответственно, седьмой вьгход распределител  импульсов лодключен к управл кщим входам с

   0 третьего по шестой мультиплексоров, восьмой вьгход распределител  импульсов  вл етс  выходом сопровождени  информации устройства, выход второго мультиплексора соединен с первым

   5 информационным входом шестого мультиплексора и  вл етс  информационным выходом устройства, первый выход первого мультиплексора соединен с первыми информационными входами седь0 мого и восьмого мультиплексоров и

   второй схемы сравнени , второй выход первого мультиплексора соединен с первыми информационными входами седьмого и восьмого мультиплексоров и

   второй схемы сравнени , выходы

   Больше и Меньше которой соединены с управл ющими входами седьмого и восьмого мультиплексоров, выход

   седьмого мультиплексора соединен с входами уменьшаемого первого и второго вычитателей, выход восьмого мультиплексора соединен с входом вычитаемого второго вычитател  и со сдвигом на один разр д в сторону младших разр дов с входом второго слагаемого сумматора.