SU1205257A1 - Programmable flip-flop - Google Patents

Programmable flip-flop Download PDF

Info

Publication number
SU1205257A1
SU1205257A1 SU843770363A SU3770363A SU1205257A1 SU 1205257 A1 SU1205257 A1 SU 1205257A1 SU 843770363 A SU843770363 A SU 843770363A SU 3770363 A SU3770363 A SU 3770363A SU 1205257 A1 SU1205257 A1 SU 1205257A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
logical
elements
logic
Prior art date
Application number
SU843770363A
Other languages
Russian (ru)
Inventor
Леонид Федорович Викентьев
Александр Анатольевич Зайцев
Александр Иванович Дерябин
Юрий Александрович Аляев
Original Assignee
Пермское Высшее Военное Командно-Инженерное Краснознаменное Училище Ракетных Войск Им.Маршала Советского Союза В.И.Чуйкова
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Пермское Высшее Военное Командно-Инженерное Краснознаменное Училище Ракетных Войск Им.Маршала Советского Союза В.И.Чуйкова filed Critical Пермское Высшее Военное Командно-Инженерное Краснознаменное Училище Ракетных Войск Им.Маршала Советского Союза В.И.Чуйкова
Priority to SU843770363A priority Critical patent/SU1205257A1/en
Application granted granted Critical
Publication of SU1205257A1 publication Critical patent/SU1205257A1/en

Links

Landscapes

  • Programmable Controllers (AREA)

Description

элементы выполнены в виде элемен- кие тов И, а восьмой и дес тый логичес- ИЛИ.the elements are made in the form of the elements of AND, and the eighth and tenth logical OR.

Изобретение относитс  к импульсно технике и может быть использовано в устройствах автоматики, в устройствах дл  приема и обработки информа ции, автоматического измерени  параметров , регулировани  и- управлени  процессами, в контрольно-изменитель ной аппаратуре.The invention relates to a pulse technique and can be used in automation devices, in devices for receiving and processing information, automatically measuring parameters, controlling and controlling processes, in control instrumentation.

Цель изобретени  - повьшение надежности триггера за счет уменьшени  числа внешних выводов.The purpose of the invention is to increase the reliability of the trigger by reducing the number of external leads.

На фиг.1 представлена функциональна  схема триггера; на фиг.2 - таблица коммутации управл ющих входов дл  получени  триггера того или иного типа.Figure 1 presents the functional diagram of the trigger; Fig. 2 illustrates a switching table of control inputs for obtaining a trigger of one type or another.

Устройстыо содержит первый 1 и второй 2 управл ющие входы, тактовый вход 3, третий 4 и четвертый 5 управл ющие входы, первый 6, второй 7, третий 8 логические элементы И, первый 9 и второй 10 элементы НЕ, первый 11 и второй 12 логические элементы ИЖ, первый 13, второй 14, третий 15, четвертый 16, п тый 17 и шестой 18 логические элементы ИЛИ- НЕ, пр мой выход 19 триггера, инверсный выход 20 триггера, причем первый вход 1 триггера соединен с вторым входом первого элемента Ибис входами второго элемента НЕ 10, выход которого соединен с первым входом второго элемента ИЛИ 12, выход которого соединен с третьим входом третьего элемента И 8, второй управл ющий вход 2 триггера соединен с вторым входом третьего элемента И 8 и с входом первого элемента НЕ 9, выход которого подключен к второму входу первого элемента ИЛИ 11, тактовый вход 3 триггера соединен с вторым входом третьего элемента ИЛИ- НЕ 15 и с вторым входом четвертого элемента ИЛИ-НЕ 16, третий управл ющий вход 4 триггера соединен с вторы входом второго элемента И 7, выход которого соединен с вторым входом п того элемента ИЛИ-НЕ 17, четвертый управл ющий вход 5 соединен с треэлементы - в виде элементеThe device contains the first 1 and second 2 control inputs, the clock input 3, the third 4 and the fourth 5 control inputs, the first 6, the second 7, the third 8 logical elements And, the first 9 and second 10 elements NOT, the first 11 and the second 12 logical elements IL, first 13, second 14, third 15, fourth 16, fifth 17 and sixth 18 logical elements OR — NOT, direct output 19 of the trigger, inverse output 20 of the trigger, with the first input 1 of the trigger connected to the second input of the first Ibis element the inputs of the second element is NOT 10, the output of which is connected to the first input of the second element And And 12, the output of which is connected to the third input of the third element AND 8, the second control input 2 of the trigger is connected to the second input of the third element AND 8 and to the input of the first element NOT 9, the output of which is connected to the second input of the first element OR 11, clock input 3 the trigger is connected to the second input of the third element OR 15 and the second input of the fourth element OR NOT 16, the third control input 4 of the trigger is connected to the second input of the second element AND 7, the output of which is connected to the second input of the fifth element OR NOT 17 fourth control input 5 connected to the elements - in the form of an element

тьим входом второго элемента И 7 и с первым входом третьего элемента И 8, выход которого соединен с первым входом шестого элемента ИЛИ-НЕ 18, выход которого соединен с тpeтьи входом четвертого элемента ИЛИ-НЕ 16, выход п того элемента ИЛИ-НЕ 17 соединен с первым входом третьего элемента ИЛИ-НЕ 15, выход которого соединен с первым входом п того элемента ИЛИ-НЕ 17, с первым входом первого элемента ИЛИ-НЕ 13 и с первым входом четвертого элемента ИЛИ- НЕ 16, выход которого соединен сthe input of the second element And 7 and the first input of the third element And 8, the output of which is connected to the first input of the sixth element OR NOT 18, the output of which is connected to the third input of the fourth element OR NOT 16, the output of the fifth element OR NOT 17 is connected with the first input of the third element OR-NOT 15, the output of which is connected to the first input of the fifth element OR-NOT 17, with the first input of the first element OR-NOT 13 and with the first input of the fourth element OR — NOT 16, the output of which is connected to

третьим входом третьего элемента ИЛИ-НЕ 15, с вторым входом шестого элемента ИЛИ-НЕ 18 и с вторым входом второго элемента ИЛИ-НЕ 14, выход которого соединен с выходомthe third input of the third element OR NOT 15, with the second input of the sixth element OR NOT 18 and the second input of the second element OR NOT 14, the output of which is connected to the output

20 триггера, с вторым входом второго элемента ИЛИ 12 и с вторым входом первого элемента ИЛИ-НЕ 13, выход которого  вл етс  выходом 19 триггера и соединен с первым входом20 flip-flops, with the second input of the second element OR 12 and with the second input of the first element OR-NOT 13, the output of which is the output 19 of the trigger and is connected to the first input

второго элемента ИЛИ-НЕ 14 и с первым входом первого элемента И 6, выход которого  вл етс  первым входом первого элемента ИЛИ 11, выход которого соединен с первым входомthe second element OR NOT 14 and with the first input of the first element AND 6, the output of which is the first input of the first element OR 11, the output of which is connected to the first input

второго элемента И 7.the second element and 7.

Программируемый триггер работает в соответствии с таблицей коммутации выводов при смене режимов работы , приведенной на фиг.2. Из этой таблицы видно, что дл  того, чтобы настроить имеющийс  триггер на режим работы 1К-триггера необходимо на п тый вход подать 1, путем соединени  входов 1 и 4 образовать вход Kj тогда вход Z будет входом I, Дл  настройки на режим работы DV-триг- гера необходимо на первый вход подать О, а на п тый вход 1, тогда вход 2 будет входом D, а п тый вход - входом V. Дл  настройки на режим работы TV-триггера надо на первый вход подать 1, путем соединени  входов 2 и 4 образуетс  вход т, тогда вход 5 будет входом V.The programmable trigger operates in accordance with the terminal switching table when changing modes of operation, shown in Fig.2. This table shows that in order to configure the available trigger for the 1K-flip-flop operation mode, it is necessary to submit 1 to the fifth input, by connecting inputs 1 and 4 to form input Kj, then input Z will be input I, a trigger must be sent to the first input, O, and to the fifth input 1, then input 2 will be input D, and the fifth input will be input V. For setting the mode of the TV-trigger, it is necessary to apply 1 to the first input, by connecting the inputs 2 and 4 is formed input, then input 5 will be input V.

Дл  настройки на режим работы RS-триггера необходимо на п тый вход податьTo adjust to the RS-flip-flop mode of operation, it is necessary to submit to the fifth input

1, путем соединени  входов 1 и 41, by connecting inputs 1 and 4

образовать вход R, тогда второйform an input R, then the second

вход будет входом S, но комбинаци  input will be input S, but the combination

R - S 1 в этом случае запрещена.R - S 1 in this case is prohibited.

Дл  настройки на режим работы D-триггера необходимо на вход 1 подать О,To tune to the D-flip-flop operation mode, you need to send O to input 1,

на входы 4 и 5 подать 1, тогдаto inputs 4 and 5 submit 1, then

вход 2 будет использоватьс  как input 2 will be used as

вход D. Дл  настройки на режим Т-три гера необходимо на входы 1 и 5 подать 1, тогда путем соединени  выходов 2 и 4 получим вход Т или на п тый вход подать 1 и путем соединени  входов 1,2 и 4 получим вход Г .input D. To adjust to T-three mode, it is necessary to input 1 to inputs 1 and 5, then by connecting outputs 2 and 4 we will get input T or to fifth input give 1 and by connecting inputs 1,2 and 4 we will get input G.

Функционирование триггера происходит в соответствии с таблицей переключени  триггера соответствующего типа.The trigger operates in accordance with the trigger switching table of the corresponding type.

Claims (1)

ПРОГРАММИРУЕМЫЙ ТРИГГЕР, содержащий девять логических элементов, первый и второй инверторы, и первый, второй, третий и четвертый управляющие входы, тактовый вход, выход первого логического элемента соединены с первым выходом устройства, первым·входом пятого логического элемента и с первым входом второго логического элемента соответственно,выход которого подключен к второму выходу устройства, к первому входу восьмого логического элемента и первому входу первого логического элемента, второй вход которого соединен с выходом третьего логического элемента, первым входом девятого и первым входом четвертого логических элементов, выход которого подключен к второму входу третьего и к первому входу шестого логических элементов, выход которого соединен с вторым входом четвертого логического элемента, третий вход которого соединен с тактовым входом устройства и с третьим; входом третьего логического элемента, второй вход шестого логического элемента соединен с выходом седьмого логического элемента, первый вход которого соединен с вторым управляющим входом устройства и с входом первого инвертора, первый управляющий вход устройства соединен с входом второго инвертора, первый, второй, третий, четвертый, шестой и девятый логические элементы выполнены в. виде элементов ИЛИ-HE. отличающийся тем, что, с целью повышения надежности путем уменьшения' количества управляющих входов, в него введены десятый и одиннадцатый логические элементы, выход одиннадцатого логического элемента подключен к второму входу девятого логического элемента, первый вход одиннадцатого логического элемента соединен с выходом десятого логического элемента, первый и второй входы которого подключены соответственно к выходу первого инвертора и к выходу пятого логического элемента, второй вход которого соединен с первым управляющим входом устройства, второй вход седьмого логического элемента подключен к четвертому управляющему вход?7 устройства и к -второму входу одиннадцатого логического элемента, третий вход которого соединен с третьим входом устройства, выход второго инвертора подключен к второму входу, восьмого логического; элемента, выход которого соединен с третьим входом седьмого логического элемента, причем пятый, седьмой и одиннадцатый логическиеA PROGRAMMABLE TRIGGER containing nine logic elements, the first and second inverters, and the first, second, third and fourth control inputs, a clock input, an output of the first logic element are connected to the first output of the device, the first input of the fifth logic element and the first input of the second logic element accordingly, the output of which is connected to the second output of the device, to the first input of the eighth logic element and the first input of the first logical element, the second input of which is connected to the output of the third logic nical member the first input of the ninth and the first input of the fourth logic element whose output is connected to the second input of the third and to the first input of the sixth AND gates, the output of which is connected to a second input of the fourth NAND gate, the third input of which is connected to the clock input of the device and the third; the input of the third logical element, the second input of the sixth logical element is connected to the output of the seventh logical element, the first input of which is connected to the second control input of the device and to the input of the first inverter, the first control input of the device is connected to the input of the second inverter, the first, second, third, fourth, the sixth and ninth gates are made in. in the form of elements OR-HE. characterized in that, in order to increase reliability by reducing the number of control inputs, the tenth and eleventh logic elements are introduced into it, the output of the eleventh logic element is connected to the second input of the ninth logical element, the first input of the eleventh logical element is connected to the output of the tenth logical element, the first and the second inputs of which are connected respectively to the output of the first inverter and to the output of the fifth logic element, the second input of which is connected to the first control input stroystva, the second input of the seventh NAND gate is connected to the control input of the fourth? 7 of the device and to the second input of the eleventh logic element, the third input of which is connected to the third input of the device, the output of the second inverter is connected to the second input of the eighth logical; element, the output of which is connected to the third input of the seventh logical element, with the fifth, seventh and eleventh logical SU .... 1205257SU .... 1205257 120.5257 элементы выполнены в виде элементов И, а восьмой и десятый логичес кие элементы - в виде элементо; ИЛИ.120.5257 elements are made in the form of AND elements, and the eighth and tenth logical elements are in the form of elements; OR. . 1. 1
SU843770363A 1984-07-12 1984-07-12 Programmable flip-flop SU1205257A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU843770363A SU1205257A1 (en) 1984-07-12 1984-07-12 Programmable flip-flop

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU843770363A SU1205257A1 (en) 1984-07-12 1984-07-12 Programmable flip-flop

Publications (1)

Publication Number Publication Date
SU1205257A1 true SU1205257A1 (en) 1986-01-15

Family

ID=21130548

Family Applications (1)

Application Number Title Priority Date Filing Date
SU843770363A SU1205257A1 (en) 1984-07-12 1984-07-12 Programmable flip-flop

Country Status (1)

Country Link
SU (1) SU1205257A1 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Букреев И.Н. и др.Микроэлектронные схемы цифровых устройств М.: Сов.радио, 1975, с.62, рис.2.96. Агаханон Г.М., Плеханов С.По Интегральные триггеры устройств автоматики. М.: Машиностроение, 1978. с. 269, рис. 3.7. *

Similar Documents

Publication Publication Date Title
ATE65652T1 (en) PROGRAMMABLE LOGICAL MEMORY ELEMENT FOR PROGRAMMABLE LOGICAL DEVICES.
US5124568A (en) Edge-triggered flip-flop
US3976949A (en) Edge sensitive set-reset flip flop
US4011516A (en) Frequency correction arrangement
KR840000114A (en) Phase comparator
SU1205257A1 (en) Programmable flip-flop
GB1535231A (en) Oscillator circuit
JPH02124627A (en) Clock driver circuit
GB1416931A (en) Astable or monostable circuit
GB1464842A (en) Resettable toggle flip-flop
KR850004180A (en) Semiconductor integrated devices
SU1283955A1 (en) Generator of single pulses
JPS57197480A (en) Test circuit for integrated circuit
KR890005160B1 (en) The integrated circuits of d-flip flop and buffer
SU1246346A2 (en) Multivibrator
KR940006928Y1 (en) Counter circuit with random initial value
JPS5917719A (en) Cmos flip-flop circuit
KR880002873Y1 (en) Clock dividing circuit
JPH019019Y2 (en)
JPS60100820A (en) Monostable multivibrator
SU1359885A1 (en) Multifunction clock-timed flip-flop controlled by shear of clock signal
SU1476599A1 (en) Pulse shaper
JP2569498B2 (en) Flip flop
JPS61289716A (en) Input synchronizing circuit
SU1186057A1 (en) Flip-flop device (design versions)