SU1196854A1 - Устройство дл вычислени квадратного корн из суммы квадратов чисел - Google Patents

Description

Изобретение относитс  к цифровой вычислительной технике и предназначено дл  использовани  в специализированньпс вычислительных устройствах Цель изобретени  - расширение Фзткциональньк возможностей за счет обеспечени ...дозмозкности вычислени  квадратного йорн  из суммы квадратов , . рех чисел z ух) х х, На фиг. 1 приведена с1рУкт фна  схема, устройства; на фиг.2 - временна  диаграмма работы распределител  импульсов. Устройство содержит первый 1, вто рой 2, третий 3 регистры операнда, распределитель А импульсов, блок 5 приоритета, первьш 6 и второй 7 коммутаторы , вычитатель 8, сумматор 9, схему 10 сравнени , регистр 11 суммы , выход 12. Сущность изобретени  заключаетс  в том, что вычисление функции z х| происходит в два этапа. I этап вычислени  z wctKC -Г/ 1- П этап вычислени  z -vxf Х ; z,, -|- -/Хз/ при выполнении услови  ./,/Xg Как известно, ошибка вычислени  z - : 3%, т.е. ошибка вычислени  z - 6%. Устройство работает следующим образом . По начальному пуску (цепи началь ной установки на фиг.1, не приведены ) вырабатываетс  тактовый импульс Т1 (фиг.2), по переднему фронту которого осуществл етс  запись операндов в регистры 1-3. Бло|с 5 построен так, что на первых выходах получаем большее число, на вторых - среднее, на третьих - меньшее. Дл  описани  дальнейшей работы примем, что /Xj/ , т.е. на первом выходе блока 5 - х , на третьем На втором выходе распределител  4 импульсов - уровень логического нул , что свидетельствует о том, что на выход первого коммутатора 6 проходит информаци  с его второго и третьего информационных входов, т.е на первом выходе первого коммутатора значение , на втором Значение /x-i/ поступает на вход, уменьшаемого вычитател  8.На вход вычитаемого вычитател  8 поступает значение , сдвинутое на три двоичных разр да в сторону младших разр дов , т.е.- /х / (сдвиг организован монтажно). На выходе вычитател  8 получаем 7 , , значение - , которое поступает на сумматор 9, на вход второго операнда которого поступает значение - /Xj/. На выходе сумматора 9: -г- . Это значение поступаетна первый вход схемы 10 сравнени ,на второй вход которой поступаетзначение , Если -Т -г- , то схема 10 сравнени  вырабатьшает сигнал управлени  вторым коммутатором, который разрешает прохождение на его выход значени  в противном случае - -г-/-к /. Одно или другое значение по передненму фронту ТЗ (фиг.2) распределител  4 импульсов записываетс  в регистр 11 суммы (значение z ). . После этого распределитель 4 импульсов формирует сигнал Т2 (фиг.2), по которому первый и четвертый информационные входы коммутатора 6 подключаютс  на его два выхода, т.е. на первом выходе первого коммутатора 6 - /X.,/, на втором - z . Дальнейша  работа происходит аналогично описанному, т.е. на выходе 7 . вычитател  8 -г- на выходе - у 4- -1 /-.- / сумматора 9   1 7 8 2. на выходе второго коммутатора 7 значение Ь Г которое по переднему фронту второго импульса ТЗ записываетс  на регистр 11 суммы и поступает на выход 12 устройства. На этом устройство прекращает работу. Дальнейша  работа устройства возобновл етс  по приходу сигнала Начальный пуск.

Фиг.2

Claims (1)

1. УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ КВАДРАТНОГО КОРНЯ ИЗ СУММЫ КВАДРАТОВ ЧИСЕЛ, содержащее первый и второй регистры операндов, первый и второй коммутаторы, регистр суммы, распределитель импульсов, сумматор, первый, второй и третий выходы распределителя импульсов подключены к входам стробирования записи первого и второго регистров операндов, к управляющему входу первого коммутатора и к входу стробирования записи регистра суммы соответственно, выход регистра суммы подключей к первому информационному входу первого коммутатора и является выходом результата устройства, отличающееся тем, что, с целью расширения функциональных возможностей устройства, за счет возможности вычисления выражения

   1/ у²·’ ₊ * ² + х^г в него введены третий ^{ν Λ}4 3 · регистр операнда, блок приоритета, вычитатель, схема сравнения, вход стробирования записи третьего регистра операнда подключен к первому входу распределителя импульсов, выходы первого, второго и третьего регистров операндов подключены к первому, второму и третьему входам блока приоритета, первый, второй и третий выходы которого подключены к второму, третьему и четвертому информационным входам первого коммутатора соответственно, первый выход которого подключен со смещением на один разряд в сторону младших разрядов к _с входу первого операнда сумматора, вы- ® ход которого подключен к первому вхо ду схемы сравнения и к первому информационному входу второго коммутатора, выход которого подключен к информационному входу регистра суммы, второй выход первого коммутатора подключен к второму входу схемы сравнения, к второму информационному входу второго коммутатора, к входу уменьшаемого вычитателя и со смещением на три разряда в сторону младших разрядов - к входу вычитаемого вычитателя, выход которого подключен к входу второго операнда сумматора, выход Меньшесхемы сравнения подключен к управляющему входу второго коммутатора.

   S_U <,.,1196854 на ра