SU1191922A1

SU1191922A1 - Multichannel function generator

Info

Publication number: SU1191922A1
Application number: SU843741857A
Authority: SU
Inventors: Андрей Яковлевич Стерлин; Сергей Алексеевич Орехов; Борис Петрович Подборонов; Виталий Кириллович Мушкетов
Original assignee: Предприятие П/Я Г-4903
Priority date: 1984-05-22
Filing date: 1984-05-22
Publication date: 1985-11-15

Abstract

1. МНОГОКАНАЛЬНЫЙ ФУНКЦИОНАЛЬНЫЙ ГЕНЕРАТОР, содержащий генератор тактовых импульсов, соединенный выходом со счетным входом первого управ л емого делител частоты, выход которого подключен к входу аргумента первого цифроаналогового интерпол тора , соединенного первым и вторым входами ординат с выходами первого и второго цифроаналоговых преобразователей соответственно, блок пам ти и блок управлени , содержащий дешифратор и первый счетчик адреса, отличающийс тем, что, с целью повышени точности воспроизведени .функций и расширени частотного диапазона выходных сигналов, в иего дополнительно введены с второго по п-й, где п - количество каналов генератора, управл емые делители частоты, с второго по п-й цифроаналоговые интерпол торы, с третьего по 2п-йцифроаналоговые преобразователи , 2п буферных регистров, шифра тор, блок разрешени обмена, дешифратор номера канала, (n+l) элементов И, (п+1) злементов И-НЕ, (п+1) элементов задержки, две группы по (п+1) триггеров и блок передачи кода, а блок управлени дополнительно содержит с второго по п-й счетчики адреса, элемент ИЛИ, элемент задержки импульса записи, регистр номера канала и коммутатор, подключенный информационными входами к выходам счетчиков адреса соответственно, а управл ющим входом - к выходу регистра номера канала, соединенного входом разрешени записи с входом элемента задержки импульса записи и выходом элемента ИЛИ, подключенного каждым i-M 1. MULTICHANNEL FUNCTIONAL GENERATOR, containing a clock pulse generator, connected by an output to the counting input of the first controlled frequency divider, the output of which is connected to the input argument of the first digital-to-analog interpolator connected by the first and second inputs of ordinates to the outputs of the first and second digital-analogue converters, respectively, block a memory and a control unit comprising a decoder and a first address counter, characterized in that, in order to increase the reproducibility of the functions and extensions The frequency range of the output signals is additionally introduced from the second to the fifth, where n is the number of generator channels, controlled frequency dividers, the second to the nth digital-analog interpolators, the third to 2-digit digital converters, 2 p buffer registers , cipher torus, interchange resolution block, channel number decoder, (n + l) AND elements, (n + 1) AND –N elements, (n + 1) delay elements, two groups of (n + 1) triggers and transmission unit code, and the control unit additionally contains from the second to the nth counters of the address, the element OR , a write pulse delay element, a channel number register and a switch connected by information inputs to the outputs of the address counters, respectively, and a control input to the output of the register of the channel number connected by the write enable input to the input of the recording pulse delay element and the output of the OR element connected by each i-M

Description

тактовых импульсов подключен к счетным входам с второго по п-й управл емых делителей частоты, а каждьй i-й (2 i i i п) управл емый делитель частоты соединен выходом с входом аргумента i-ro цифроаналогового интерпол тора , подключенного первым и вторым входами ординат к выходам соответственно (21-1)-го и 2i-ro цифроаналоговых преобразователей, причем блок разрешени обмена соединен первой группой входов с пр мыми выходами триггеров первой группы, второй группой входов - с пр мыми выходами триггеров второй группы, а выходом - с первыми входами первого элемента И и первого элемента И-НЕ, причем каждый i-й (1 . п +. 1) элемен И подключен вторым входом к инверсному выходу i-ro триггера первой группы, а выходом - к первым входам (i + 1)-го элемента И и (i « 1)-го элемента И-НЕ, каждый i-й элемент И-НЕ соединен вторым входом с пр мым выходом i-ro триггера первой группы, а выходом - с единичным установочным входом i-ro триггера второй группы, подключенного инверсным выходом через i-й элемент задержки к входам обнулени i-x триггеров первой и второй групп, причем пр мой выход первого триггера второй группы соединен с входом разрешени передачи блока передачи кода, а пр мые вькоды осталных триггеров второй группы подключены к входам шифратора, соединенного выходом с информационным входом регистра , номера канала и входом дешифратора , а выход элемента задержки импульсов записи подключен к единичному установочному входу первого триггера первой группы, а единичный установочный вход каждого i-ro (2 clock pulses are connected to the counting inputs from the second to the nth controlled frequency dividers, and each i-th (2 iii p) controlled frequency divider is connected to the input of the i-ro argument of the digital-to-analog interpolator connected to the first and second ordinates outputs (21-1) and 2i-ro digital-to-analog converters, respectively, with the exchange resolution block connected by the first group of inputs to the direct outputs of the first group of flip-flops, the second group of inputs to the direct outputs of the second group of triggers, the first the first element AND and the first element NAND, each i-th (1. n +. 1) element AND connected by the second input to the inverse output of the i-ro trigger of the first group, and the output to the first inputs (i + 1) element i and i (i “1) of element i –Ne, each i-th element iN – i is not connected by a second input to the direct output of the i-th trigger of the first group, and an output to a single installation input of the i-ro trigger of the second the group connected by the inverse output through the i-th delay element to the zeroing inputs ix of the first and second group triggers, and the direct output of the first trigger of the second group is n with the transfer enable input of the code transfer block, and the direct codes of the remaining triggers of the second group are connected to the inputs of the encoder connected to the information input of the register, the channel number and the decoder input, and the output of the recording pulse delay element is connected to the single setting input of the first trigger of the first group , and a single installation input of each i-ro (2

: i п+1) триггера первой группы подключен к первому импульсному выходу (i-l)-ro цифроаналогового интерпол тора ,: i п + 1) the trigger of the first group is connected to the first pulse output (i-l) -ro of the digital-to-analog interpolator,

2.Генератор по п. 1, отличающийс тем, что каждый цифроаналоговый интерпол тор содержит декодирующую резисторную матрицу , коммутатор, элемент ИЛИ и реверсивный счетчик, счетный вход которого вл етс входом аргумента цифроаналогового интерпол тора, выходы признаков переполнени и обнулени реверсивного счетчика под ключены к входам элемента ИЛИ, а кодовый выход - к управл ющему входу коммутатора, соединенного информационными входами с выходами декодирующей резисторной матрицы, первый и второй входы которой вл ютс соответственно первым и вторым входами ординат цифроаналогового интерпол тора, а выход элемента ИЛИ и выходы признаков обнулени и пере полнени вл ютс соответственно первым, вторым и третьим импульсными выходами цифроаналогового интерпол тора .2. The generator according to claim 1, wherein each digital-analogue interpolator contains a decoding resistor matrix, a switch, an OR element and a reversible counter, the counting input of which is the input of the digital-analogue interpolator argument, the overflow and zero output outputs of the reversible counter are connected to the inputs of the OR element, and the code output to the control input of the switch connected by information inputs to the outputs of a decoding resistor matrix, the first and second inputs of which are respectively The first and second inputs of the ordinates of the digital-analog interpolator, and the output of the OR element and the outputs of the zeroing and overflow signs are the first, second, and third pulse outputs of the digital-analog interpolator, respectively.

3.Генератор по п. 1, о т л и чаюгцийс тем, что блок разрешени обмена содержит две группы по (п+1) элементов НЕ и элемент И, выход которого вл етс выходом блока разрешени обмена, инверсный вход элемента И подключен к выходам элементов ЕЕ первой группы, входы кторых вл ютс первой группой входо блока разрешени обмена, а пр мой вход элемента И соединен с выходами элементов НЕ второй группы, входы которых вл ютс второй группой входов блока разрешени обмена.3. The generator according to claim 1, that is, and that with the exchange resolution block contains two groups of (n + 1) NOT elements and the AND element, the output of which is the output of the exchange resolution block, the inverse input of the AND element connected to the outputs elements of the EE of the first group, the inputs of which are the first group of input of the exchange resolution block, and the direct input of the element I is connected to the outputs of the NOT elements of the second group whose inputs are the second group of inputs of the exchange resolution block.

1one

Изобретение относитс к автоматике и вычислительной технике и может найти применение, в частности, при формировании аналоговых управл ющих сигналов в многоканальных электрогидравлических системах управлени механическим нагружением при испытани х различных конструкций, например авиационных.The invention relates to automation and computing and can be used, in particular, in the generation of analog control signals in multichannel electrohydraulic control systems for mechanical loading in tests of various structures, such as aeronautical.

Цель изобретени - повьппение точности воспроизведени функций и расширение частотного диапазона выходных сигналов. 3 На фиг, 1 изображена блок-схема многоканального функционального генератора; на фиг. 2 - схема блока управлени ; на фиг. 3 - схема цифроаналогового интерпол тора; на фиг. 4 схема блока разрешени обмена. Многоканальный функциональный. преобразователь (фиг. 1) содержит генератор 1 тактовых импульсов; п (где п - количество каналов преобразовател ) управл емых делителей 2.1,2.2,...,2.п частоты; блок 3 управлени ; блок 4 пам ти; п цифроаналоговых интерпол торов 5.1,...,5п; 2п буферных регистров 6.1, 6.2,... 6(2п), 2п цифроаналоговых преобразовател 7.1, 7.2,...7.(2п); блок 8 передачи кода, дешифратор 9 номера канала; шифратор 10; блок 11 разрешени обмена; триггеры 12.1, 12.2. 12.(n+I) первой группы; триггеры 13.1, 13.2,... ,13.(п+О второй группы; п+1 элементов И 14; п+1 элементов И-НЕ 15 и п+1 элементов 16 задержки . Блок 3 управлени (фиг. 2 ) содержи дешифратор 17, п счетчиков 18.1,..., 18.П адреса, элемент ИЛИ 19, элемент 20задержки импульса записи, регистр 21номера канала и коммутатор 22 (на фиг. 2 позици ми 23 и 24 обозначены соответственно цифровой и импульсный выходы блока управлени }. Каждый цифроанапоговый интерпол тор 5 (фиг. 3) содержит коммутатор 25,декодирующую резисторную матрицу 26,реверсивный счетчик 27 и элемент ИЛИ 28 (позици ми 29-33 на фиг. 3 обозначены вход аргумента, первый и второй входы ординат, импульсный и аналоговые вьпсоды интерпол тора соответственно позици ми 34-35 - выход переполнени и обнулени реверсивног счетчика ). Блок 11 разрешени обмена (фиг. 4 содержит первую группу из (п+1) элементов НЕ 36, вторую группу из. (п+.1) элементов НЕ 37 и элемент И 38. ; Каждый из управл емых делителей 2 частоты выполнен на счетчике ирегистре , выход которого подключен к установочному входу счетчика, соединенного входом разрешени установки кода со свим выходом переполнени Цифроаналоговые преобразователи 7 содержат входные регистры дл промежуточного хранени данных. Реверсивные счетчики 27 содержат собственно 224 счетчики, дешифраторы-признаков обнулени и переполнени и триггер ре верса. Многоканальный функциональный преобразователь работает следуюш им образом. В исходном состо нии обнулены триггеры 12.1,...,12.(п+1) и ГЗ 1,. .., 13. (п+1) и входные регистры четных цифроаналоговых преобразова телей 7.2, 7.4.,,,; во входные регистры нечетных цифроаналоговых.преобразователей 7.1, 7.3,... занесены коды ординат конечных точек первых участков интерпол ции функций каналов преобразовани ; во входные регистры управл емых делителей 2.1,,,,2п занесены коды длительностей.первых участков интерпол ции функций каналов преобразовани J в счетчики 18.1,...,18.п блока 3 управлени записаны единицы младших разр дов, соответствующие адресам вторых участ ков интерпол ции; в регистры 6,1,, ,..,6.п занесены коды длительностей вторых участков интерпол ции, а в регистры 6. (ntl),...,6.(2п) - коды ординат конечных точек вторых участков интерпол ции. По сигналу Иуск (цепи приведени узлов в исходное состо ние и запуска устройства не изображены) включаетс генератор 1, выходные импульсы которого поступают на счетные входы управл емых делителей 2.1,...,2.п частоты. Импульсы с выходов делителей 2.1, ,..,2.п, частоты следовани которых соответствуют кодам длительностей первых участков интерпол ции функций, поступают на входы аргументов интерпол торов 5.1,...,5.п, С помощью интерпол торов 5.1,..., 5,п осуществл етс кусочно-линейна интерпол ци воспроизводимых функций в каналах генератора. Интерпол торы 5.1,...,5.п работают следующим образом. Реверсивные счетчики 27 (фиг. 3) интерпол торов накапливают импульсы с выходов делителей 2.1-, ...,2.п соответственно и формируют линейновозрастающие от нул до максимума коды развертки первых участков интерпол ции по соответствующим каналам. Выходные коды счетчиков 27 поступают на управл ющие входы коммутаторов 25 интерпол торов . Каждый из коммутаторов 25 переключает выходы соответст-The purpose of the invention is to increase the accuracy of reproduction of functions and to expand the frequency range of the output signals. 3 FIG. 1 is a block diagram of a multi-channel functional generator; in fig. 2 is a control block diagram; in fig. 3 shows a digital-to-analog interpolator circuit; in fig. 4 is a block exchange resolution block. Multichannel functional. the converter (Fig. 1) contains a clock pulse generator 1; n (where n is the number of converter channels) of controlled frequency dividers 2.1,2.2, ..., 2.n frequencies; control unit 3; memory block 4; n digital-analog interpolators T. 5.1, ..., 5p; 2p buffer registers 6.1, 6.2, ... 6 (2p), 2p digital-to-analogue converters 7.1, 7.2, ... 7. (2p); block 8 transmission code, the decoder 9 channel numbers; encoder 10; exchange permitting unit 11; triggers 12.1, 12.2. 12. (n + i) of the first group; triggers 13.1, 13.2, ..., 13. (n + O of the second group; n + 1 elements AND 14; n + 1 AND-NOT elements 15 and n + 1 delay elements 16. Control unit 3 (Fig. 2) contains decoder 17, n counters 18.1, ..., 18. addresses, element OR 19, element 20 of the write pulse delay, register 21 of the channel number and switch 22 (in Fig. 2, 23 and 24 denote the digital and pulse outputs of the control unit, respectively) Each digital-interpolator 5 (Fig. 3) contains a switch 25, a decoding resistor matrix 26, a reversible counter 27, and an OR element 28 (at 29-33 in Fig. 3, the input a of the first argument, the first and second inputs of the ordinates, the pulse and analog interpolator steps, respectively, at positions 34–35 are the output of overflow and zeroing of the reversible counter.) The exchange resolution unit 11 (Fig. 4 contains the first group of (n + 1) HE elements 36, The second group of. (n + .1) elements is NOT 37 and element 38. Each of the controlled frequency dividers 2 is made on a counter and register, the output of which is connected to the installation input of a counter connected by a code resolution enable input to its overflow output Digital-to-analog converter and 7 contain input registers for intermediate data storage. The reversible counters 27 contain the actual 224 counters, zero-to-overflow and overflow decoders, and a reverse trigger. A multichannel function converter works in the following way. In the initial state, the triggers 12.1, ..., 12. (n + 1) and GZ 1, are reset. .., 13. (n + 1) and input registers of even digital-to-analogue converters 7.2, 7.4. ,,,; The input registers of odd digital-to-analog converters 7.1, 7.3, ... contain the ordinate codes of the end points of the first sections of the interpolation of the functions of the conversion channels; In the input registers of the controlled divisors 2.1 ,,,, 2n, the duration codes of the first interpolation sections of the conversion channel J functions are entered into counters 18.1, ..., 18. In the control unit 3, the lower-order units are written corresponding to the addresses of the second interpol sections tion; The registers 6.1,, .., 6.n contain codes for the durations of the second interpolation segments, and registers 6. (ntl), ..., 6. (2n) - the ordinates of the end points of the second interpolation segments. The Iusk signal (the circuit for bringing the nodes to the initial state and starting the device are not shown) turns on the generator 1, the output pulses of which arrive at the counting inputs of the controlled dividers 2.1, ..., 2.n. frequencies. The pulses from the outputs of divisors 2.1, ..., 2.p, the frequency of which correspond to the codes of the durations of the first sections of the interpolation of functions, are fed to the inputs of the arguments of the interpolators 5.1, ..., 5.n, Using the interpolators 5.1, .. ., 5, n, the piecewise linear interpolation of reproduced functions is carried out in the generator channels. Interpolators 5.1, ..., 5.p work as follows. Reversible counters 27 (Fig. 3) of the interpolators accumulate pulses from the outputs of dividers 2.1-, ..., 2.n, respectively, and form the sweep codes of the first interpolation sections along the corresponding channels, linearly increasing from zero to maximum. The output codes of the counters 27 are fed to the control inputs of the switches 25 of interpolators. Each of the switches 25 switches the outputs of the respective

вукицей резисторной матрицы 26 таким образом что напр жение на выходе коммутатора измен етс ступенчато от нул (напр жение на выходе четных цифроаналоговых преобразова телей 7.2, 7.А,,., каналов) до на; пр жени соответствующего коду ординаты конечной точки первого участ ка интерпол ции (напр жение на выходе нечетных цифроаналоговых преобразователей 7 . 1 , 7,3,... каналов, При достижении кодом счетчика 27 своего максимального значени сигнал с выхода признака переполнени счетчика переводит его в режим вычитани импульсов, поступает на второй импульсный выход 35 интерпол тора и через элемент ИЛИ 28 - на первый импульсный выход 32 интерпол тора. По вление сигнала на выходе 32 свидетельствует об окончании отработки первого участка интерпол ции воспроизводимой функции.Vukice resistor matrix 26 so that the voltage at the output of the switch varies in steps from zero (the voltage at the output of even digital-to-analog converters 7.2, 7.A ,,., channels) to; the voltage corresponding to the ordinate code of the end point of the first part of the interpolation (voltage at the output of odd digital-to-analog converters 7. 1, 7.3, ... channels. When the code at counter 27 reaches its maximum value, the signal from the output of the overflow indicator of the counter converts it to the pulse subtraction mode arrives at the second pulse output 35 of the interpolator and, through the OR 28 element, at the first pulse output 32 of the interpolator. Reproduced function.

Предположим, что закончил отработку первого участка интерпол тор 5.1. Тогда сигнал с его первого импульсного выхода поступает на единичный установочный вход триггера 12.2 и на вхо, разрешени записи управл емого делител 2.1. В результате триггер 12.2 устанавливаетс в единичное состо ние, а во входной регистр делител 2.1 заноситс код регистра 6.1, определ ющий длительность второго .участка интерпол ции. Сигнал с второго импульсного вькода интерпол тора 5.1 поступает на вход разрешени записи цифроаналогового преобразовател 7.2, разреша запись в ег входной регистр кода регистра S.Cn+l) определ ющего ординату второго участка . Интерпол тор 5.1 начинает отработку второго участка, функциониру аналогично указанному, с той лишь разницей, что происходит уменьшение содержимого счетчика 27 и переключение выходов, матрицы 26 в обратном пор дке, В результате напр жение на выходе коммутатора 25 измен етс сту пёнчато от напр жени , соответствующего ординате конечной точки первого участка интерпол ции (напр жение на выходе преобразовател 7.1), до напр жени , соответствующего ординате конечной точки второго участка интерпол ции (напр жение на выходе преобразовател 7.2). При зтом переход кSuppose that the interpolator 5.1 completed its initial testing. Then the signal from its first pulse output goes to the single setup input of the trigger 12.2 and, at the input, the recording resolution of the controlled divider 2.1. As a result, the trigger 12.2 is set to one, and in the input register of divider 2.1, the register code 6.1 is entered, which determines the duration of the second interpolation segment. The signal from the second pulsed interpolator 5.1 input signal is input to the write resolution of the D / A converter 7.2, allowing writing the register code S.Cn + l) of the defining ordinate of the second section to its input register. Interpolator 5.1 begins testing the second section, functioning as indicated, with the only difference that the contents of counter 27 decrease and the outputs switch, matrix 26 in reverse order. As a result, the voltage at the output of switch 25 changes the voltage from the switch, corresponding to the ordinate of the end point of the first interpolation segment (voltage at the output of the converter 7.1), to the voltage corresponding to the ordinate of the end point of the second interpolation segment (voltage at the output of the transducer 7.2). When this transition to

отработке следующего участка и реверс счетчика 27 осуществл ютс в момент обнулени счетчика 27 по сигнал с выхода его признака обнулени .The next section is processed and the counter 27 is reversed at the moment of the reset of the counter 27 by a signal from the exit of its zero reset sign.

В процессе отработки второго участка интерпол ции функции, воспроизводимой в первом канале преобразовател , обновление информации в регистрах 6.1 и 6.(п+I) происходит следующим образом. Так как в исходном состо нии (до момента записи единицы в триггер 12,1) на пр мых выходах триггеров 12.1,...,12.(п+1), 13.1,.. 13.(п+1) были нулевые сигналы, то на выходе блока 11 разрешени обмена также формируетс нулевой сигнал, обуславливающий наличие нулевых уровней на выходе элементов 14 и единичных уровней на выходе элементов И-НЕ 15. В результате по влени инициирующего сигнала на первом импульсном выходе интерпол тора 5.Г триггер 12.2 устанавливаетс в единичное состо ние. Сигнал с пр мого выхода триггера поступает на соответствующий вход первой группы входов блока 11 разрешени обмена.In the process of testing the second part of the interpolation of the function reproduced in the first channel of the converter, the information in registers 6.1 and 6 is updated (n + I) as follows. Since in the initial state (until the unit was written to the trigger 12.1), the direct outputs of the trigger 12.1, ..., 12. (n + 1), 13.1, .. 13. (n + 1) were zero signals , then a zero signal is also generated at the output of the exchange resolution block 11, which determines the presence of zero levels at the output of the elements 14 and unit levels at the output of the AND-15 elements. As a result, the trigger signal appears at the first pulse output of the interpolator 5.G trigger 12.2 in a single state. The signal from the direct trigger output goes to the corresponding input of the first group of inputs of the exchange resolution unit 11.

Блок 11 (фиг. 4) работает следующим образом.Block 11 (Fig. 4) works as follows.

В исходном состо нии на входы элементов НЕ 36 и 37 поступают нулевые сигналы, поэтому на пр мом и инверсном входах элемента И 38 присутствуют единичные сигналы, обус- лавливайщие наличие нулевого сигнала на выходе блока -11. При подаче на .один из входов первой группыIn the initial state, the inputs of the HE elements 36 and 37 receive zero signals, therefore, on the direct and inverse inputs of the And 38 element there are single signals, which determine the presence of a zero signal at the output of the -11 block. When serving on .one of the inputs of the first group

входов блока 11 единичного сигнала на выходе соответствующего элемента НЕ 36 по вл етс нулевой уровень. Так как объединение выходов элементов НЕ 36 образует схему МОНТАЖНОЕ И, то на инверсный вход элемента И 38 также начинает поступать нулевой сигнал. В результате н выходе блока 11 по вл етс единичный сигнал .the inputs of unit 11 of the single signal at the output of the corresponding element NOT 36 appear zero. Since the combination of the outputs of the elements NOT 36 forms the MOUNTING AND scheme, the zero signal also starts to arrive at the inverse input of the element 38. As a result, a single signal appears at the output of block 11.

Единичный сигнал с выхода блока 11 проходит через первый элемент И 14 (на второй вход которого поступает единичный сигнал с инверсного выхода триггера 12.1) и поступает на первый вход второго элемента ИЧШ 15, на второй вход которого поступает единичный сигнал с пр мого выхода триггера 12.2. В результате на выходе второго элемента И-НЕ 15 71 по вл етс нулевой сигнал, обуславливающий установление триггера 13.2 в единичное состо ние (триггеры 13 переключаютс отрицательными фронтами импульсов, т.е. переходами сигналов от единичных уровней к нулевым). По истечении времени, определ емогр элементом 16 задержки, триггеры 12.2 и 13.2 возвращаютс в исходное нулевое состо ние. Сформированный на пр мом выходе триггера 13.2 единичный импульс поступает на один из входов второй группы блока 11 и на соответствующий вход шифратора 10, По вление единичного сигнала на входе одного из- элементов НЕ 37, объединение выходов которых образует в блоке 11 вторую схему МОНТАЖНОЕ И, вызывает формирование нулевого сигнала на пр мом входе элемента И 38 и обнуление сигнала на выходе блока 11. Выходной сигнал шифратора 10, предетавл кщий собой код номера кана ла преобразовател , в котором закончипась отработка текущего участка интерпол ции, поступает на вход блока 3 управлени (фиг. 2). Дешифратор 17 преобразует входной сигнал в еди ничный импульс, поступающий на один из входов элемента ИПИ 19 и на счет ный вход счетчика 18.1 адреса первого канала Выходной сигнал элемента ШШ 19 разрешает запись в регистр .21 кода номера канала и поступает на вход элемента задержки 20. Выходной код регистра 21 устанавливает коммутатор 22 в такое положение, при кото ром к выходу коммутатора 22 подключаютс выходы разр дов счетчика 18.1 На выходе 23 блока 3 управлени фор мируетс код обращени к блоку 4 пам ти , старшие разр ды которого onpt дел ют.номер канала преобразовател , а младшие разр ды определ ют номер нового участка интерпол ции (в рас- сматриваемом случае - третьего участ ка) . На выходе блока 4 пам ти выра- батьшаетс код, соответствующие част разр дов которого определ ют значени длительности третьего участка,ордина ты его конечной точки и номера реги стров, в которые эта информаци долж на быть занесена (в качестве блоков 3 и 4 может быть использован микропр цессор ). Импульс с выхода элемента 20 задержки устанавливает триггер 12.1 в единичное состо ние. Единичный сиг22S нал с пр мого выхода триггера 12.1, поступает на второй вход первого элемента И-НЕ 15 и вход блока 11 разрешени обмена. На выходе блока 11 формируетс единичный сигнал, поступающий на первый вход элемента И-НЕ 15. Перепадом напр жени с выхода элемента И-НЕ 15 триггер 13.1 устанавливаетс в единичное состо ние. Сигнал с пр мого выхода триггера 13.1 поступает на управл ющий вход блока 8 передачи кода, разреша считывание информации с выхода блока 4 пам ти в регистры 6.1 и 6.(2п), а также поступает на вторую группу входов блока 11, вызыва по вление на выходе блока 11 нулевого сигнала. По истечении времени , определ емого первым элементом 16 задержки, триггеры 12.1 и 13.1 устанавливаютс в исходное нулевое состо ние. Обновление информации об узловых значени х ординат и длительност х участков интерпол ции в регистрах 6.2,...,6.(2п) других каналов преобразовател происходит аналогично указанному. В тех случа х, когда сиг налы об окончании текущего участка интерпол ции формируютс одновременно на выходах двух или более интерпол торов 5, то обновление информации по каналам преобразовател выполн етс последовательно, начина с каналов, имеющих меньший пор дковый номер. Соблюдение очередности обеспечиваетс тем, что при окончании отработки текущего участка интерпол ции в i-M (1 . i и) канале преобразовател и установлении триггера 12.(i+) в единичное состо ние нулевой сигнал с инверсного выхода этого триггера запирает (1+1)-й элемент И 14, запреща прохождение единичного выходного сигнала блока 1I разрешени обмена на вторые входы элементов И-НЕ 15 последующих каналов . Таким образом, введение в состав устройства новых узлов и св зей позво.. л ет повысить точность воспроизведени функций, расширить частотный диапазон выходных сигналов за счет независимого задани длительностей участков интерпол ции,по отдельным каналам, возможности перехода с воспроизведени одного участка интерпол ции к другому участку по р ду каналов генератора одновременно и 91 исключени аналогового запоминающего блока из структуры устройства. Независимое изменение информации по каждому каналу преобразовател исключает необходимость разбиени генерируемых функций на аппроксимируемые участки равной длительности и тем самым увеличивает возможную сложность формы задаваемых функций при том жа объеме пам ти, а также сокра2210 щает число сеансов обмена между пам тью и регистрами каналов в процес се генерации функций. Таким образом, предложенный мно гоканальный функциональный генератор обеспечивает повьппение точности воспроизведени функций и расширение их класса как по сложности формы, так и по частоте генерируемых сигналов .A single signal from the output of block 11 passes through the first element 14 (the second input of which receives a single signal from the inverse output of a trigger 12.1) and enters the first input of the second element of the IChSh 15, the second input of which receives a single signal from the direct output of the trigger 12.2. As a result, a zero signal appears at the output of the second element IS-NE 15 71 causing the trigger 13.2 to be set to one (the triggers 13 are switched by negative pulse fronts, i.e. by signal transitions from unit to zero levels). Upon expiration of the time determined by the delay element 16, the triggers 12.2 and 13.2 return to the initial zero state. A single impulse formed at the direct output of the trigger 13.2 goes to one of the inputs of the second group of block 11 and to the corresponding input of the encoder 10, the appearance of a single signal at the input of one of the HE elements 37, the combination of the outputs of which forms in block 11 a second circuit INSTALLING AND causes the formation of a zero signal at the direct input of the And 38 element and zeroing the signal at the output of block 11. The output signal of the encoder 10, which is the code of the channel number of the converter, in which the current section of interpol has finished working Tion, is fed to the input unit 3 control (Fig. 2). The decoder 17 converts the input signal into a single pulse arriving at one of the inputs of the IPI element 19 and the counting input of the counter 18.1 of the first channel address. The output signal of the ШШ 19 element allows writing the channel number code to the register .21 and enters the input of delay element 20. The output code of the register 21 sets the switch 22 to such a position that the outputs of the switch bits 18.1 are connected to the output of the switch 22. At the output 23 of the control unit 3, the access code to the memory block 4 is formed, the upper bits of which are onpt. The transducer voltage and the lower bits determine the number of the new interpolation segment (in the case under consideration, the third segment). At the output of memory block 4, a code is generated, the corresponding part of the bits of which determine the duration of the third segment, the ordinates of its end point and the number of registers to which this information should be stored (as blocks 3 and 4) used microprocessor processor). The pulse from the output of the delay element 20 sets the trigger 12.1 to one. A single sig22S from the direct output of the trigger 12.1 arrives at the second input of the first element AND-NOT 15 and the input of the exchange resolution unit 11. At the output of block 11, a single signal is generated, which arrives at the first input of the NAND unit 15. By means of a voltage drop from the output of the NAND element 15, the trigger 13.1 is set to one. The signal from the direct output of the trigger 13.1 is fed to the control input of the code transmission block 8, allowing reading information from the output of memory block 4 to registers 6.1 and 6. (2n), and also being fed to the second group of inputs of block 11, causing the output unit 11 zero signal. After the time determined by the first delay element 16 has elapsed, the triggers 12.1 and 13.1 are reset to the initial zero state. Updating information about the nodal values of the ordinates and the duration of the interpolation sections in registers 6.2, ..., 6. (2p) of other channels of the converter is carried out similarly to the indicated one. In those cases, when the signals on the end of the current part of the interpolation are formed simultaneously on the outputs of two or more interpolators 5, then the update of information on the converter channels is performed sequentially, starting with the channels having a lower sequence number. Observance of the sequence is ensured by the fact that when the current interpolation segment in the iM (1. I and) channel of the converter is completed and the trigger 12. (i +) is set to one, the zero signal from the inverse output of this trigger locks the (1 + 1) -th element 14, prohibiting the passage of a single output signal of the exchange resolution block 1I to the second inputs of the NAND elements 15 subsequent channels. Thus, the introduction of new nodes and links into the device allows us to improve the accuracy of reproduction of functions, to expand the frequency range of output signals due to the independent setting of the durations of interpolation sections, on separate channels, the possibility of transition from reproducing one interpolation section to another along the row of generator channels at the same time, and 91 excluding the analog storage block from the device structure. Independent change of information on each channel of the converter eliminates the need to partition the generated functions into approximated areas of equal duration and thereby increases the possible complexity of the form of the specified functions with the same memory size, and also reduces the number of communication sessions between the memory and channel registers during generation functions. Thus, the proposed multichannel functional generator provides an increase in the accuracy of reproduction of functions and the expansion of their class both in complexity of the form and in frequency of the generated signals.

Claims

1. MULTI-CHANNEL FUNCTIONAL GENERATOR, comprising a clock generator connected by an output to the counting input of the first controllable frequency divider, the output of which is connected to the input of the argument of the first digital-to-analog interpolator, connected by the first and second ordinates to the outputs of the first and second digital-to-analog converters, respectively, a memory block and a block control containing a decoder and a first address counter, characterized in that, in order to improve the accuracy of the reproduction of functions and expand the hour of the different output signal range, it is additionally introduced from the second to the ηth, where 'η is the number of generator channels, controlled frequency dividers, from the second to the n-th digital-to-analog interpolators, from the third to the 2-nd digital-to-analog converters, 2p buffer registers, an encoder, an exchange permission unit, a channel number decoder, (n + 1) AND elements, (n + 1) AND elements, (n + 1) delay elements, two groups of (n + 1) triggers and a code transmission unit, and the control unit additionally contains from the second to the n-th address counters, an OR element, a delay element a write pulse, a channel number register and a switch connected by information inputs to the outputs of the address counters, respectively, and a control input to the output of a channel number register connected by a write enable input to the input of a write pulse delay element and the output of an OR element connected by each i-th (1 ί <η) by the input to the i-th output of the decoder and the counting input i-ro q of the address counter, and the outputs of the switch and ® register of the channel number are connected to the corresponding address inputs of the memory block connected to the information the input of the code transmission unit, the output of which is connected to the information inputs of 2p buffer registers and to the input of the channel number decoder, connected by the outputs to the write enable inputs of 2p registers, respectively, and each i-th register is connected by the output to the control input of the i-th control frequency divider, connected by the recording permission input by the pulse output of the i-ro digital-to-analog interpolator, connected by an analog output to the output of the i-ro channel of the functional generator, and the second and third pulse outputs to the recording resolution steps, respectively, of the (2Ϊ-1) th and 2 ί-th digital-to-analog converters connected by digital inputs to the output of the (n + 1) th buffer register, and the generator output

SU .... 1191922 clock pulses are connected to the counting inputs from the second to the n-th controlled frequency dividers, and each i-th (2 £ i 4 η) controlled frequency divider is connected by the output to the input of the i-ro argument of the digital-analog interpolator connected to the first and the second ordinate inputs to the outputs of the (2i-l) -ro and 2i-ro digital-to-analog converters, the exchange permission unit is connected by the first group of inputs to the direct outputs of the triggers of the first group, the second group of inputs - with the direct outputs of the triggers of the second group, and the output - with first entrances the first element AND and the first element AND NOT, each каждый-th (1 £ η +. 1) element 'is connected by the second input to the inverse output of the ί-th trigger of the first group, and the output to the first inputs (i + 1) -th element of AND and (ί + 1) -th element AND-NOT, each i-th element AND is NOT connected by the second input to the direct output of the i-ro trigger of the first group, and the output - with a single installation input of the i-ro trigger of the second a group connected by an inverse output through the i-th delay element to the inputs of; zeros of '·' i-χ triggers of the first and second groups, with the direct output of the first trigger of the second group connected to the enable input of the code transmission unit, and the direct outputs of the other triggers of the second group connected to the inputs of the encoder connected to the information input of the channel number register and the decoder input, and the output of the recording pulse delay element is connected to the unit installation input of the first trigger of the first group, and the unit installation input of each i-ro (2 έ i £ n + 1) trigger of the first group is connected to the first and -pulse output (i-l) -ro-analog interpolator.

2. The generator by π. 1, characterized in that each digital-to-analog interpolator contains a decoding resistor matrix, a switch, an OR element, and a reversible counter, the counting input of which is an input of the argument of the digital-analog interpolator, the overflow and zero signs of the reverse counter are connected to the inputs of the OR element, and the code output is connected to the control the input of the switch connected by information inputs with the outputs of the decoding resistor matrix, the first and second inputs of which are the first and second input, respectively the ordinates of the digital-analog interpolator, and the output of the OR element and the outputs of the signs of zeroing and overflow are the first, second and third pulse outputs of the digital-analog interpolator, respectively.

3. The generator by π. 1, characterized in that the exchange permission block contains two groups of (n + 1) NOT elements and the AND element, whose output is the output of the exchange permission block, the inverse input of the And element is connected to the outputs of the NOT elements of the first group, whose inputs are the first a group of inputs of the exchange permission block, and the direct input of the AND element is connected to the outputs of the NOT elements of the second group, the inputs of which are the second group of inputs of the exchange permission block.