SU1132295A2 - Computation node of digital network - Google Patents
Computation node of digital network Download PDFInfo
- Publication number
- SU1132295A2 SU1132295A2 SU833631881A SU3631881A SU1132295A2 SU 1132295 A2 SU1132295 A2 SU 1132295A2 SU 833631881 A SU833631881 A SU 833631881A SU 3631881 A SU3631881 A SU 3631881A SU 1132295 A2 SU1132295 A2 SU 1132295A2
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- inputs
- elements
- outputs
- Prior art date
Links
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
ВЫЧИСЛИТЕЛЬНЫЙ УЗЕЛ ЦИФ-. РОВОЙ СЕТКИ по авт. св. К 800997, отличающийс тем, что, с целью повышени точности решени дифференциальных уравнений, в узел дополнительно введены первьш и второй триггеры, первый и второй коммутаторы и регистр правой части, а блок управлени выполнен в виде первого и второго триггеров, первого, ;второго, третьего, четвертого, п того , шестого, седьмого, восьмого, дев того,дес того,одиннадцатого,двенадцатого ,тринадцатого,четырнадцато ,го и п тнадцатого элементов И,первого, второго, третьего и четвертого счетчиков, первого, второго, третьего . и четвертого элементов НЕ, элемента И-НЕ, первого, второго и третьего элементов ИЛИ, дешифратора и генератора тактовьк импульсов, выход которого соединен с первым входом первого элемента И, второй вход которого соеданен с выходом первого триггера, первый вход которого соединен с первым установочным входом первого счетчика, счетный вход которого подключен к выходу первого элемента И, выходы разр дов первого счетчика подключены к входам дешифратора, первый выход которого подключен к второму установочному входу первого счетчика, второй выход дешифратора подключен к первому входу второго триггера, выход которого соединен с первыми входами второго, третьего и четвертого элементов Ни через первьш элемент НЕ - с первыми входами п того, шестого и седьмого элементов И, выход последнего соединен с вторым входом второго тригге (Л ра, выходы четвертого и седьмого элементов И подключены к третьему и четвертому установочным входам с с; первого счетчика, выход четвертого элемента И соединен со счетным входом второго счетчика, выходы разр дов которого через элемент И-НЕ соединены с вторым входом второго :о ю элемента .И и входом второго элемента НЕ, выход которого подключен к второSD ГГ му входу четвертого элемента И, третий вход которого соединен с :л вторыми входами шестого и седьмого элементов И, первыми входами восьмого и дев того элементов И и входом третьего элемента НЕ и подключен к выходу дес того элемента И, входы которого соединены с выходами третьего счетчика, счетный вход которого соединен с третьим выходом дешифратора, четвертый выход которого соединен со счетным входом четвертого счетчика, выходы которого через одиннадцатый элемент И соеCOMPUTATIONAL DIGITAL DIGIT. GRID GRID by author. St. To 800997, characterized in that, in order to improve the accuracy of solving differential equations, the first and second triggers, the first and second switches and the register of the right part are additionally introduced into the node, and the control unit is designed as first and second triggers, the third, the fourth, the fifth, the sixth, the seventh, the eighth, the ninth, the tenth, the eleventh, the twelfth, the thirteenth, the fourteenth, the first and the fifteenth elements And, first, second, third and fourth counters, first, second, third. and the fourth element NOT, the NAND element, the first, second and third elements OR, the decoder and the pulse generator, the output of which is connected to the first input of the first element AND, the second input of which is connected to the output of the first trigger, the first input of which is connected to the first installation the input of the first counter, the counting input of which is connected to the output of the first element I, the outputs of the bits of the first counter are connected to the inputs of the decoder, the first output of which is connected to the second installation input of the first counter, The output of the decoder is connected to the first input of the second trigger, the output of which is connected to the first inputs of the second, third and fourth elements. Neither through the first element is NOT to the first inputs of the fifth, sixth and seventh elements. And the output of the last is connected to the second input of the second trigger (L pa, the outputs of the fourth and seventh elements And are connected to the third and fourth installation inputs with c; the first counter, the output of the fourth element And is connected to the counting input of the second counter, the outputs of which bits through the AND-NOT element connected to the second input of the second: O element. And the input of the second element is NOT, the output of which is connected to the second SD of the fourth input of the And, the third input of which is connected to: l the second inputs of the sixth and seventh elements And, the first inputs of the eighth and ninth And elements and the input of the third element is NOT and is connected to the output of the tenth element And whose inputs are connected to the outputs of the third counter, the counting input of which is connected to the third output of the decoder, the fourth output of which is connected to the counting input of the fourth account Chica, the outputs of which through the eleventh element and soybeans
Description
динены с входом четвертого элемента НЕ, четвертым входом четвертого эле мента И, третьими входами шестого и седьмого элементов И, вторым вход восьмого элемента И и первыми входами двенадцатого и тринадцатого элементов И, установочные входы третьего и четвертого счетчиков соединены соответственно с п тым и шестым установочными входами первого счетчика и подключены соответственно к выходам тринадцатого и четьфнадцатого элементов И, первьй вход четырнадцатого, элемента И соединен с вторым входом двенадцатого элемента И и подключен к п тому выходу дешифратора, вторые входы третьего и п того элементов И объединены и подключены к шестому выходу дешифратора, седьмой выход которого соединен с п тым входом четвертого элемента И и четвертым входом шестого элемента И, восьмой выход дешифратора соединен с третьими входа}4И второго и восьмого элементов И и вторым входом тринадцатого элемента И, третий вход кото рого объ единен с первым входом п тнадцатого элемента И и подключен к выходу третьего элемента НЕ, вторые входы дев того и п тнадцатого элеме тов И объединены и подключены к дев тому выходу дешифратора, дес тый выход которого соединен с четвертым входом седьмого элемента И, второй, вход четырнадцатого элемента И подключен к выходу четвертого элемента НЕ, третий выход дешифратора сое динен с первыми входами первого и второго элементов ИЖ, второй вход первого элемента ИЛИ соединен с чет вертым ВЫХОДОМ дешифратора, одиннад цатый выход которого подключен к первому входу третьего элемента ИЛИ вторые входы второго и третьего элементов ИЛИ объединены и подключе Hfci к выходу двенадцатого элемента И выход второго элемента И подключен к первому входу первого триггера, причем первый и второй входы первого и второго триггеров соединены соответственно с. вьгходами третьего п того элементов И блока управлени пр мой и инверсный выходы первого и второго триггеров соединены соответ ственно с первым и вторым входами первого и второго коммутаторов, третьи и четвертые входы первого и второго коммутаторовобъединены и 5 подключены к выходам блока анализа, тактовые входы которого подключены к выходу первого элемента ИЛИ блока управлени и четвертому выходу дешифратора блока управлени , выходы первого и второго коммутаторов соединены соответственно с группой управл ющих входов первого и второго преобразователей кодов, управл ющие входы которых объединены с управл ющими входами третьего и четвертого преобразователей кодов и подключены к выходу первого элемента ИЛИ блока управлени ,первый выход дешифратора блока управлени и выход дев того элемента И блока управлени подключены к управл ющим входам регистра правой части, информационные входы которого соединены с информационными входами узла, выход регистра правой . части соединен с вторым информационным входом регистра частных сумм, второй вход первого триггера блока управлени , седьмой установочный вход первого счетчика блока управлени и счетньм вход второго счетчика блока управлени подключены к информационным входам узла, выходы шестого , восьмого, двенадцатого и тринадцатого элементов И, первый и одиннадцатый выходы дешифратора, , выходы второго и третьего элементов ИЛИ вл ютс соответствующими выходами блока управлени . 2. Узел по п. 1, отличающийс тем, что преобразователь кодов выполнен в виде элемента НЕ, первого, второго и третьего элементов И, триггера и элементна ИЛИ, первьй вход которого соединен с выходом первого элемента И, первьй вход которого подключен .к инверсному выходу триггера, пр мой выход которого подключен к первым входам второго и третьего элементов И, / вторые входы которых объединены и через элемент НЕ соединены с вторым входом первого элемента И, первьй вход Триггера соединен с выходом второго элемента И, третий вход которого соединен с третьим входом третьего элемента И, выход которого соединен с вторым входом элемента РШИ, выход которого вл етс выходом преобразовател кодов, второй вход триггера вл етс управл ющим входом преобразовател кодов , третий вход третьего элемента И и четвертый вход второго элемента И образуют группу управл ющих преобразовател кодов, второй входов третьего элемента И вл етс информавход . ционным входом преобразовател кодов. 1132295dinene with the input of the fourth element NOT, the fourth input of the fourth element And, the third input of the sixth and seventh elements And, the second input of the eighth element And and the first inputs of the twelfth and thirteenth elements And, the installation inputs of the third and fourth counters are connected respectively to the fifth and sixth installation the inputs of the first counter and are connected respectively to the outputs of the thirteenth and fourteenth elements And, the first input of the fourteenth, element And is connected to the second input of the twelfth element And and is connected to that output of the decoder, the second inputs of the third and fifth elements And are combined and connected to the sixth output of the decoder, the seventh output of which is connected to the fifth input of the fourth element And and the fourth input of the sixth element And, the eighth output of the decoder is connected to the third input 4I of the second and eighth And elements and the second input of the thirteenth element And, the third input of which is united with the first input of the fifteenth element And and connected to the output of the third element NOT, the second inputs of the ninth and fifteenth elements And are combined and connected Yucheny to the ninth output of the decoder, the tenth output of which is connected to the fourth input of the seventh element And, the second, the input of the fourteenth element And connected to the output of the fourth element NOT, the third output of the decoder connected to the first inputs of the first and second ILI elements, the second input of the first element OR is connected to the even-twisted OUTPUT of the decoder, the one-twentieth output of which is connected to the first input of the third element OR the second inputs of the second and third elements OR are combined and connected Hfci to the output of the twelfth element AND the output to orogo AND gate connected to the first input of the first flip-flop, wherein the first and second inputs of the first and second flip-flops are respectively connected to. The inputs of the third and fifth elements of the control unit direct and inverse outputs of the first and second triggers are connected respectively to the first and second inputs of the first and second switches, the third and fourth inputs of the first and second switches are connected and 5 connected to the outputs of the analysis unit, the clock inputs of which are connected to the output of the first OR element of the control unit and the fourth output of the decoder of the control unit, the outputs of the first and second switches are connected respectively to the group of control inputs of the first and second code converters, the control inputs of which are combined with the control inputs of the third and fourth code converters and connected to the output of the first OR element of the control unit, the first output of the decoder of the control unit and the output of the ninth element And of the control unit are connected to the control inputs of the right side register, informational inputs of which are connected to informational inputs of the node, the output of the register is right. the parts are connected to the second information input of the register of private sums, the second input of the first trigger of the control unit, the seventh installation input of the first counter of the control unit and the counting input of the second counter of the control unit are connected to the information inputs of the node, the outputs of the sixth, eighth, twelfth and thirteenth elements And, the first and The eleventh outputs of the decoder, the outputs of the second and third OR elements are the corresponding outputs of the control unit. 2. The node according to claim 1, characterized in that the code converter is made as an element of NOT, first, second and third elements of AND, a trigger and an OR element whose first input is connected to the output of the first element AND whose first input is connected to an inverse the trigger output, the direct output of which is connected to the first inputs of the second and third elements AND, the second inputs of which are combined and are NOT connected to the second input of the first element AND through the element, the first input of the Trigger is connected to the output of the second element AND, the third input is connected the third input of the third element And whose output is connected to the second input of the RSHI element whose output is the output of the code converter, the second trigger input is the control input of the code converter, the third input of the third element And the fourth input of the second element And form a group of control converters codes, the second inputs of the third element And is information input. the coding converter input. 1132295
ff
Изобретение относитс к области вычислительной техники и предназначено дл построени устройств , ориентированных на решение задач математической физики, описываемых дифференциальными уравнени ми , в частных производных.The invention relates to the field of computer engineering and is intended to build devices oriented to solving problems of mathematical physics, described by differential equations, in partial derivatives.
По основному авт. св. № 800997 известен вычислительный узел цифровой сетки, содержащий мцоговходовьш сумматор, сдвиговый регистр и группу элементов И, выходы которых вл ютс группой выходов узла, а входы подключены к группе выходов сдвигового регистра, тактовые вхоДы сдвигового регистра, элементов И группы соединены с тактовым входом узла, регистры коэффициентов, преобразователи кодов, регистр частичны сумм и блок анализа, входы регистров коэффициентов соединены с информационным входом узла, а выходы с входами соответствующих преобразователей кодов, выходы которых соединены с группой входов многовходового сумматора, выход которого соединен с первым входом регистра частиных сумм, второй вход которого соединен с информационньм входом узла, а выход с входом многовходового сумматора и входом сдвигового регистра, вход блока анализа соединен с выходом сдвигового регистра, а выход с управл ющим выходом узла, тактовые входы регистров коэффициентов, регистра частичных сумм и блока анализа соединены с тактовым входом узла , S- управл ющие входы преобразователей кодов - с управл ющим входом узла, управл ющие, входы-регистров коэффициентов, регистра частичных сумм, сдвигового регистра, группы элементов И и блока анализа соединен с управл ющей шиной, блок анализа содержит элементы пам ти, а также элементы И и ИЛИ, причем первые входы элементов пам ти соединены с тактовым входом блока, вход первого элемента пам ти подключен к входуAccording to the main author. St. No. 800997 a digital grid computational node is known, containing an adder, a shift register, and a group of elements, whose outputs are a group of outputs of a node, and the inputs are connected to a group of outputs of a shift register, clock inputs of a shift register, elements of a group are connected to a clock input of a node, coefficient registers, code converters, a partial register of sums and an analysis block, inputs of coefficient registers are connected to the information input of the node, and outputs to the inputs of the corresponding code converters, output The ports of which are connected to a group of inputs of a multi-input adder, the output of which is connected to the first input of the partial sums register, the second input of which is connected to the information input of the node, and the output to the input of a multi-input adder and input of the shift register, the input of the analysis unit is connected to the output of the shift register, and the output with the control output of the node, the clock inputs of the coefficient registers, the partial sum register and the analysis block are connected to the clock input of the node, the S-control inputs of the code converters are with the control input node, control, inputs-registers of coefficients, register of partial sums, shift register, group of elements AND and analysis block are connected to the control bus, the analysis block contains memory elements, as well as AND and OR elements, and the first inputs of memory elements are connected with a clock input of the block, the input of the first memory element is connected to the input
блока, первые выходы элементов пам ;ти соединены соответственно с первыми входами первого и второго элементов И, выходы которых соединены с соответствующими входами элемента ИЛИ, выход каждого вл етс выходом блока, второй выход второго, элемента пам ти соединен с входом второго элемента пам ти, втофым входом второго элемента И и выходом блока, второй выход второго элемента пам ти соединен с вторым входом первого .элемента И, преобразователь кодов содержит два элемента НЕ, два элемента И и элемент ИЛИ, причем выходы первого и второго элементов НЕ соединены соответственно с первыми входами первого и второго элементов И, выходы которых подключены к , соответствующим входам элемента.ИЛИ, выход которого вл етс выходом преобразовател , вторые входы элементов И и третий вход первого элемента И соединены соответственно с управл ющим входом преобразовател , вход которого соединен с входом первого элемента НЕ и третьим входом второго элемента И lj .the block, the first outputs of the memory elements are connected respectively to the first inputs of the first and second elements AND, the outputs of which are connected to the corresponding inputs of the OR element, the output of each is the output of the block, the second output of the second memory element is connected to the input of the second memory element, The second input of the second element And the output of the block, the second output of the second memory element is connected to the second input of the first And element, the code converter contains two NOT elements, two AND elements and the OR element, with the first and second outputs elements are NOT connected respectively to the first inputs of the first and second elements AND, the outputs of which are connected to the corresponding inputs of the element. OR whose output is the output of the converter, the second inputs of the elements AND and the third input of the first element AND are connected respectively to the control input of the converter, the input which is connected to the input of the first element and the third input of the second element And lj.
Недостатком известного устройства вл етс низка точность рещени .A disadvantage of the known device is the low accuracy of the solution.
Цель изобретени - повышение точности решени дифференциальньпс уравнений.The purpose of the invention is to improve the accuracy of solving differential equations.
Поставленна цель достигаетс тем, что в вычислительный узел цифровой сетки дополнительно введены первьй и второй триггеры, первый и второй коммутаторы и регистр правой части, а блок управлени выполнен в виде первого и второго триггеров , первого - п тнадцатого элементов И, первого - четвертого счетчиков , первого - четвертого элементов НЕ, элемента И-НЕ, первого, второго и третьего элементов ИЛИ, дешифратора и генератора тактовых импульсов , выход которого соединен с первым входом первого элемента И, второй вход которого соединен с выходом первого триггера, первый вход которого соединен с первым установочным входом первого счетчика , счетньй вход которого подключен к выходу первого элемента И, выходы разр дов первого счетчика подключены к входам дешифратора, первый выход которого подключен к второму установочному входу первого счетчика, второй выход дешифратора подключен к первому входу второго триггера, выход которого соединен с первыми входами второго, третьего и четвертого элементов И и через первый элемент НЕ - с- первыми входами п того, шестого и седьмого эле ментов И, выход последнего сдединен с вторым входом второго триггера, выходы четвертого и седьмого .элементов И подключены к третьему и четвертому установочным входам,первого счетчика, выход четвертого эле мента И соединен с счетным входом второго счетчика, выходы разр дов которого через элемент И-НЕ соедине ны с вторым входом второго- элемента И и второго элемента НЕ, выход которого подключен к второму вх ду четвертого элемента И, третий вход которого соединен с вторыми . входами шестого и седьмого элементов И, первыми входами восьмого и дев того элементов И и входом третьего элемента НЕ и подключен к выходу дес того элемента И, входы которого соединены с выходами третьего счетчика, счетный вход которого соединен с третьим выходом Дешифратора, четвертьй выход которого соединен со счетным входом четвертогосчетчика, выходы которого через, одиннадцатый элемент И соединены с входом четвертого элеме та НЕ, четвертым входом четвертого элемента И, третьими входами шестого и седьмого элементов И, вторым входом восьмого элемента И и первыми входами двенадцатого и тринадцатого элементов И, установочные входы третьего и четвертого счетчиков соединены соответственно с .п тьм и шестым установочными входами первог счетчика и подключены соответственн к выходам тринадцатого и четырнадцатого элементов И, первый вход четырнадцатого элемента И соединен с вторым входом двенадцатого элемента И и подключен к п тому выходу дешиф ратора, вторые входы третьего и п т го элементов И объединены и подключены к шестому вьсходу дешифратора, седьмой выход которого соединен с п тым входом четвертого элемента И и ; четвертым входом шестого элемента И, восьмой выход дешифратора Соединен с третьими входами второго и восьмого элементов И и вторым входом тринадцатого элемента И, третий вход которого объединен с первым входом п тнадцатого элемента И и подключен к выходу третьего элемента НЕ, вторые входы дев того и п тнадцатого элементов И объединены и подключены к дев тому выходу дешифратора, дес тьп выход которого соединен с четвертым входом седьмого элемента И, второй вход четырнадцатого элемента И подключен к выходу четвертого элемента НЕ, третий выход дешифратора соединен с первь1ми входами первого и .второго .элементов 1ШИ, второй вход первого элемента ИЛИ соединен с четвертым выходом дешифратора, одиннадцатый выход которого подключен к первому входу третьего элемента Ш1И, вторые входы второго и третьего элементов РШИ объединены и подключены к выходу двенадцатого элемента И, выход второго элемента И подключен к первому входу первого триггера, причем первый и второй входы первого и второго триггеров соедин.ены соответственно с выходами третьего и п того элементов И блока управлени , пр мой и инверсный выходы первого и второго триггеров соединены соответственно с первым и вторым входом первого и второго коммутаторов, третьи и четвертые входы первого и второго коммутаторов объединены и подключены к выходам блока анализа, тактовые входы которого подключены к выходу первого элемента ИЛИ блока управлени и четвертому входу дешифратора блока управлени , выходы первого и второго коммутаторов соединены соответственно с группой управл ющих входов первого и второго преобразователей кодов, управл ющие входы которых объединены с управл ющими входами третьего и четвертого преобразователей кодов и подключены к выходу первого элемента ИЛИ блока управлени , первый выход дешифратора блока управлени и выход дев того элемента И блока управлени подключены к управл ющим входам регистра правой части, информационные входы которого соединены с информационными входами узла, выход регистра правой части соединен с вторым информационным входом регистра частных сумм, второй вход первого триггера блока управлени , седьмой установочньй вход первого счетчика блока управлени и счетный вход второго счетчика блока управлени подключены к информ ционным входам узла, выходы шестого восьмого, двенадцатого и п тнадцатог элементов И, первый и одиннадцатый выходы дешифратора, выходы второго и третьего элементов ИЛИ вл ютс соответствующими выходами блока управлеци . Кроме того, преобразователь кодов вьтолнен в виде элемента НЕ, первого, второго и третьего элементо И, триггера и элемента ИЛИ, первый вход которого соединен с выходом первого элемента И, первьй вход которого подключен к инверсному выходу триггера, пр мой выход которого подключен к первым входам второго и третьего элементов И, вторые входы которых объединены и через элемент НЕ соединены с вторым входом первого элемента -И, первый вход триггера сое динен с выходом второго элемента И, третий вход которого соединен с третьим входом третьего элемента И, выход которого соединен с вторым входом элемента ИЛИ, выход которого вл етс выходом преобразовател коДОН , второй вход триггера вл етс управл ющим входом преобразовател кодов, третий вход третьего элемента И и четвертьш вход второго элемента И образуют группу управЛЯЮ1ЦИХ входов преобразовател кодов второй вход третьего элемента И вл етс информационным входом преобр зовател кодов. На фиг. 1 изображена блок-схема устройства; на фиг. 2-блок анализа; на . 3 - преобразователь кода; на фиг. 4 - регистр коэффициентов; на фиг. 5 - регистр правой части; на фиг. 6 - коммутатор; на фиг. 7 блок управлени . В состав устройства вход т регис ры 1 коэффициентов, преобразователи 2 кодов, многовходовьп сумматор 3, регистр 4 частичных сумм, сдвиговый регистр 5, группа элементов И 6,бло 7 анализа, коммутатор 8, регистр 9 956 правой части, блок 1.0 управлени и триггер 11. Входы 12 и 13 регистров I коэфф циентов соединены с информационной шиной,- а выходы - с входами преобразователей 2 кодов, выходы которьк соединены с входами многовходового сумматора 3, вькод которого соединен с входом регистра 4 частичных сумм, перва группа параллельных входов 14 которого соединена с информационной шиной, а втора - с параллельным входом регистра 9 правой части, параллельные входы 14 и 15 которого соединены с информационной шиной узла, выход регистра 4 частичных сумм соединен с входом многовходового сумматора 3 и входом сдвигового регистра 5, параллельный выход которого соединен с входом группы элементов И 6, а выход младшего разр да - с входом блока 7 анализа, выходы которого вл ютс выходами 16 и 17 узла и соединены с первыми управл ющими входами коммутаторов 8, выходы которых соединены с управл ющими входами первых двух преобразователей 2 кодов, управл ющие входы . двух других преобразователей 2 кодов и вторые управл ющие входы коммутаторов соединены с соответствующими входами 18-25 узла, треть пара входов коммутаторов 8 соединена с выходами соответствующих триггеров 11. Выход группы элементов И 6 вл етс выходом 26 узла, управл ющие входы 27 - 29 регистров 1 коэффициентов 28 и 29 регистра 9 правой части, 29 - 32 регистра 4 частичных сумм, 33-35 сдвигового регистра 5, 36 группы элементов И 6, 37 и 38 триггеров 11 и 39 и 40-блока 7 анализа, а также установочные входы преобразователей 2 кодов соединены с выходами 27 - 40 блока управлени , входы 41 - 43 которого соединены с информационной шиной узла. Блок 7 анализа состоит из двух элементов пам ти 44 и 45, двух элементов И 46 и 47, ИЛИ 48. Управл ющие входы элементов пам ти 44 и 45 соединены с управл ющими входами 39 и 40 блока 7 анализа соответственно . Информационный вход 49 блока 7 анализа соединен с вхоом элемента пам ти 44, первьй выход которого соединен с входом элемен7 та пам ти 45, первым выходом 16 бл ка 7 анализа и первым входом элеме та И 47. Второй выход элемента пам ти 44 соединен с первьм входом эле мента И 46, второй вход которого соединен с первым выходом элемента пам ти 45. Второй вход элемента па м ти 45 соединен с вторым входом элемента И 47, выход которого соед нен с входом элемента ИЛИ 48, втор вход которого соединен с выходом элемента И 46, а выход с вторым вых дом 17 блока 7 анализа. В цифровом узле примен етс алг ритм сокращенного умножени . Но этому алгоритму контролируютс тек щий р-й и младший (р+1)-й разр ды множител , которые хран тс в элем тах пам ти 44 и 45 соответственно. По управл ющему сигналу 39 младший (р+1)-й разр д с входа 49 запоминаетс в элементе пам ти 44. Затем на вход 49 блока 7 анализа поступает текущий р-й разр д и при подаче управл ющих сигналов 39 и 40 р-й и (р+1)-й разр ды запоминаютс в элементах пам ти 44 и 45 соответственно . На остальных элементах соб рана схема сравнени , на выходе 16 которой устанавливаетс .сигнал XI равный 1 если контролируемые разр ды не равны и необходимо делать сложение или вычитание. Если сигнал Х2 равен 1, то провод т вычитание, а если О - сложение. Преобразователь 2 кодов предназначен дл формировани пр мого или дополнительного кодов содержимого регистров 1 коэффициентов или пропуска кода;тождественного нулю. Преобразователь 2 кодов состоит из элемента НЕ 50, трех элементов И 51 - 53, элемента ИШ1 54 и триггера 55. Вход 56 преобразовател 2 кода . соединен с входом элемента НЕ 50 и первыми входами элементов И 51 и 52 выход последнего соединен с нулевым входом триггера 55, единичный вход которого соединен с входом 39 преобразовател 2 кодов, а пр мой и инверсный выходы триггера соединены соответственно с вторыми входами элементов И 51 и 52 и первым входом элемента И 53, второй вход которого соединен с выходом элемента НЕ 50, а вькод - с первым входом элемента ИЛИ 54, второй вход кото5 . рого соединен с выходом элемента И 51, а выход вл етс выходом 57 преобразовател 2 кода, вход 58 которого соединен с третьими входами элементов И 51 и 52, выходами 58 коммутаторов 8 дл первого и второго преобразователей 2 кода и входами 20 и 22 узла дл третьего и чет«вертого преобразователей 2 кодов соответственно. Вход 59 преобразовател 2 кодов соединен с четвертым входом элемента И 52 и выходами 59 коммутаторов 8 дл первого и второго преобразователей 2 кода, а также с входами 21 и 23 узла дл третьего и четвертого преобразователей 2 кодов соответственно. Преобразователь 2 кодов работает следующим образом. Сначала по сигналу на входе 39 преобразовател 2 кода триггер 55 устанавливаетс в единичное состо ние и инверсным выходом блокирует элемент И 53. Если XI на входе 58 преобразовател .2 кодов равен О, то через элемент .И 51 и элемент ИЛИ 54 на выход 57 преобразовател 2 поступает код тождественный нулю. Если при XI равном 1 Х2 на входе 59 равен О, то через элемент И 51 и элемент ИЛИ 54 пр мой код регистра t коэффициентов с входа 56 преобразовател 2 кодов поступает на выход 57. При Х2 равном 1 на выходе 57 преобразовател кода 2 вьщаетс дополнительный код регистра 1 коэффициентов . Дл этого до первой младшей единицы кода регистра 1 коэффициентов на выходе 57 преобразовател 2 кодов вьщаетс код тождественньш нулю. При-поступлении первой единицы на вход 56 преобразовател 2кодов она через элемент И 51 и элемент ИЛИ 54 поступает на выход 57 преобразовател 2 кодов и через элемент И 52 триггер 55 устанавливаетс в нулевое состо ние. Пр мой выход триггера 55 блокирует элемент И 51, а инверсный выход разблокирует элемент И 53. В дальнейшем обратный .код через элемент НЕ 50, элемент И 53 и элемент И 54 поступает на выход 57 преобразовател 2 кодов. Регистры 1 коэффициентов предназначены дл хранени разр дных коэффициентов . Регистр 1 коэффициентов состоит из сдвигового регистра младших разр дов и сдвигового регистра 61rW старших разр дов, В регистре 60 хранитс коэффициент дл нечетных узлов в регистре 61 - коэффициент дл четных узлов. Два управл ющих входа сдвиговых регистров 60 и 61 соединены с управл ющими входами 28 и 29 регистра 1 коэффициентов соответственно . Управл ющий вход 27 регистра 1 коэффициентов соединен с третьим управл ющим входом сдвигового регистра 61, выход младшего разр да которого соединен с последовательным выходом 56 регистра 1 коэффициентов и входами старших разр дов сдвиговых регистров 60 и 61. Выход младшего разр да сдвигового регистра 60 соединен с входом старшего разр да сдвигового регистра 61. Параллельные входы обоих сдвиговых регистров 60 и 61 соединены с информационными входами 12 и 13 регистра 1 коэффициентов соответственно. При единичном значении управл ющего входа 29 осуществл етс прием информации в сдвиговые регистры 60 и 61 с входов 12 и 13 соответственно Управл ющий вход 27 осуществл ет циклический сдвиг сдвигового регистр 61, а управл ющий вход 28 - циклический сдвиг обоих, сдвиговых регистров 60 и 61. При этом значение младшего разр да регистра 51 заноситс в старший разр д сдвигового регистра 60, а значение младшего раз р да сдвигового регистра 60 - в стар ший разр д сдвигового регистра 61. Регистр 9 правой части предназначен дл хранени ш-разр дной правой части. Регистр 9 состоит из сдвигового регистра 621Т мпадших разр дов и сдви гового регистра 63гпстарших разр дов В регистре 62 хранитс права часть дл нечетных узлов, в регистре 63 права часть дл четных узлов. Управл ющие входы сдвиговых ре- д гистров 62 и 63 соединены с управл ющими входами 28 и 29 регистра 9 правьк частей, а лараллельные информационные входы - с информационными входами 14 и 15 соответственно. Параллельный выход сдвигового регистра 63 вл етс параллельным выходом 64 регистра 9 правых частей Выход младшего разр да сдвигового регистра 63 соединен с входом старшего разр да сдвигового регистра 62 а выход младшего разр да сдвигового регистра 62 - с входом старшего разр да сдвигового регистра 63, Управл ющий вход 29 предназначен дл информации в сдвиговые регистры 62 и 63, наход щейс на входах 14 и 15 соответственно. Управл ющий вход 28 осуществл ет циклический сдвиг обоих сдвиговых регистров 62 и 63, Младший разр д регистра 63 записываетс в старший разр д регистра 62, а младший разр д регистра 62 - в старший разр д регистра 63, Коммутаторы 8 предназначены дл передачи к преобразовател м 2 кодов управл ющих сигналов либо с входов 18, 19 и 24, 25 узла, либо с выхода блока 7 анализа, Коммутатор 8 состоит из четырех элементов И 65 - 68 и двух элементов ИЛИ 69 и 70, Первые входы элементов И 65 - 68 соединены с управл ющими входами 71 и 72 соответствуюпщх коммутаторов 8, Вторые входы элементов И 65 и 68 соединены с входами 18 и 19 узла (дл первого коммутатора 8) или с входами 16 и 17 коммутатрра 8 (дл втррого коммутатора). Вторые входы элементов И 67 и 68 соединены с входами коммутатора 8 16 и 17 (дл первого коммутатора 8) или с входами 24 и 25 узла (дл второго коммутатора), Выходы элементов И 65 и 66 соединены с первыми входами элементов ИЛИ 69 и 70 соответственно. Выходы элементов И 67 и 68 соединены с вторыми входами элементов ИЛИ 69 и 70 соответственно , выходы которых вл ютс выходами 58 и 59 коммутаторов 8 соответственно . По управл ющему сигналу с входа 71первый коммутатор 8 передает к преобразователю 2 кодов управл ющий сигнал с входов 18 и 19 узла, а второй коммутатор 8 - управл к цие сигналы с выходов 16 и 17 блока 7 анализа По управл ющему сигналу с входа 72первый коммутатор 8 передает к преобразователю 2 кодов управл ющие сигналы с выходов 16 и 17 блока 7 анализа, а второй ксОмутатор 8 - упра л ющие сигналы с входов 24 и 25 узла,. Блок 10 управлени предназначен дл вьщачи управл ющих сигналов регистрам 1 коэффициентов, регистру 4 частичных сумм, регистру 9 правых частей, регистру 5 сдвиговому, бло111 , ку 7 анализа и группе элементов И 6 и установочных сигналов дл триггеров 11 и преобразователей 2 кодов. Блок 10 управлени состоит из генератора 73 тактовых импульсов, элемента И 74, триггера 75, четырехразр дного счетчика 76, дешифратора 77, счетчика 78, элемента И-НЕ 79, триггера 80 (четна итераци - О, нечетна - 1), счетчиков 81 и 82, двух элементов И 83 и 84, четырех элементов НЕ 85-88, элементовИ 89100 и элементов ШШ 101-103. Выход генератора 73 тактовых импульсов соединен с первым входом элемента И 74, второй вход которого соединен с пр мым выходом триггера 75, а выход с тактовым входом счетчика 76, четыре которого пода ютс на входы дешифратора 77. Входы 43, 41 и 42 блока 10 управлени заведены соответственно на единичньй вход триггера 75, на первые входы счетчиков 76 и 78, выходы счетчиков 81 и 82 соединены с входами элементов И 83 и 84 соответственно. Первый выход дешифратора 77 соединен с выходами .29 и .33 блока 10 управлени и вторым входом счетчика 76, второй выход - с нулевым входом триг гера 80, третий выход - с первым входом счетчика 81 и первыми входами элементов ИЛИ 101 и 102, выходы которых вл ютс выходами 39 и 34 блока 10 управлени , четвертый: выходс вторыми входами счетчика 82, элемента РШИ 101 и выходом 40 блока 10 управлени , п тый выход - с первыми входами элементов И 91 и 94, выходы которых вл ютс выходами 37 и 38 блока 10 управлени соответственно, седьмой выход - с первыми входами элементов И 92 и 93, выходы которых вл ютс выходами 28 и 27 блока 10 управлени . Шестой выход дешифратора 77 вл етс выходом 32 блока 10 управлени и заведен на первый вход элемента ИЛИ 103, выход которого вл етс выходом 30 блока 10 управлени . Восьмой выход дешифратора 77 соединен с первыми входами элементов .И 90 и 100, выход последнего соединен с вторым входом счетчика 82 и третьим входом счетчика 76, дев тый выход - с перрыми входами элементов И 89, .95 и 99, Выход элемент И 89 соединен с нулевым входом триг гера 75 четвертым входом счетчика 5 76, п тый вход которого соединен с вторымВХОДОМ счетчика 81 и выходом элемента И 99. Дес тьй выход дешифратора 77 соединен с первыми входами элементов И 96 и 97, причем выход элемента И 96 вл етс выходом 31 блока 10 управлени , а выход элемента И 97 соединен с шестым входом счет чика 76 и вторым входом счетчика 78, «выходы которого подключены к входам элемента И-НЕ 79. Одиннадцатый выход дешифратора 77 соединен с первым входом элемента И 98, выход кото-, рого соединен с единичным входом триггера 80 и седьмым входом счетчика 76. Выход элемента И-НЕ 79 соединен с вторым входом эле,мента И 89 и входом элемента НЕ 85, выход которого соединен с вторыми входами элемента И 91, третьим входом элемента И 89, выходом триггера 80 и входом элемента НЕ 86, выход KOTopoio соединен с вторыми входами элемен.тов И 94, 96 и 98, при этом третий вход элемента И 98 соединен с четвертым входом элемента И 97, третьим входом И 96, вторьми входами элемента И 92 и 95, выходом элемента И 83 и входом элемента НЕ 87, выход которого соединен с вторыми входами элементов И 93 и 99. Выход 35 блока управлени соединен с вторыми входами элементов ИЛИ 102 и 103, выходом элемента И 90, второй вход которого соединен с третьим входом элемента И 95, вькод которого вл етс выходом 36 блока 10 управлени , с четвертыми входами элементов И 96 и 98, п тым входом элемента И 97, третьим входом элемента И 99, выходом элемент И 88 и входом элемента НЕ 88, выход которого соединен с вторым входом элемента И 100. Блок 10 управлени работает следующим образом. В счетчик 78 по входу 42 записываетс число итераций и обнул етс счетчик 76. После прихода сигнала Пуск на вход 43 триггер 75 устанавливаетс в единичное состо ние. Этот сигнал снимает блокировку с цепи генератора 73 тактовых импульсов . По каждому тактовому импульсу генератора 73 через элемент И 74 счетчик 76 переключаетс в состо ние 1,2,..., 2 -1. В качестве примера рассмотрим случай, когда №. 4. Дешифратор 77 на выходе формирует последовательность состо ний- а , а«, . .. ,a. Дл каждого состо ни группы элементов И 89-100 и эл ментов ИЛИ 101-103 вьфабатываютс упра л ющие сигналы 27-40, которые управл ют работой регистров 1 коэффициентов , преобразователей 2, тригге ров 11, регистра 4 частичных сумм, регистров 9 правых частей, сдвигового регистра 5, блока анализа 7 и группы элементов И 6, и управл ющие сигналы, управл ющие работой счетчика 76, 78, 81 и 82, триггеров 80 и 75. Элемент И-НЕ 79 выраба;тыва сигнал, который равен единице при нулевом состо нии счетчика 78. Эле ентыИ 83 и 84 формируют на вькоде 1, если значени соответствующих счетчиков 81 и 82 равны С где щ количество разр дов представлени информации). Предлагаемый вычислительный узел цифровой сетки позвол ет вычислить приближени к решению в двух сосед- них узлах сеточной области по формулам ir-si,,b,,«|;;.c,,.,,,. J,-:Ul, ,V:.. i ,н «О «iu,J .. .. . ir.,jH i.j+t 4i,M .j „..1ГЧи, .J + i J.. где jj и j - индексы строки и столбца сеточной области; номер итерации; и - искомое решение задачи в узлах сетки; I - права часть разностных уравнений, к которым сводитс решение дифференциальных уравнений с переменными коэффициента ми разностным методом. Устройство работает по следующему алгоритму. . На входы 43 и 41 с информационной шины поступают в блок 10 управлени два сигнала. Сигнал с входа 41 обнул ет счетчик 76, а сигнал 43 устанав ливает в единичное состо ние триггер 75, который открывает элемент И 74, первый тактовый импульс с генератора 73 переключает счетчик 76 в состо ние 1. На первом выходе дешифратора 77 устанавливаетс сигнал 1, т.е. состо ние а. На выходе блока 10 управлени вьфабйтьшаетс управл ющий сигнал 29, по которому в регистры бОпт младших разр дов регистров 1 коэффициентов с входов 12 занос тс коэффициенты дл нечетных узлов, а в регистры 61 - коэффициенты дл четных узлов с входов 13. По этому же сигналу в регистры 62 и 63 регистра 9 правой части занос тс значени правых частей дл нечетных и четных узлов с входов 14 и 15 соответственнОу в регистр 4 частичных сумм - права часть управлений ( 1) дл четных узлов и в счетчик 78 с входа 42 заноситс чис-по итераций. В этом же такте по сигналу 33 обнул етс содержимое сдвигового регистра 5. В следующем такте а триггер 80 устанавливаетс в нулевое состо ние , т.е. вычисл ютс приближени к решению в четных узлах сеточнрй области по формуле (1). Б следующем такте счетчик 76 устанавливаетс в состо ние а, по которому блок 10 управлени вьщает сигналы 39 и 34 с выходов элементов ИЛИ 101 и 102 соответственно . По этим сигналам в элементе пам ти 44 блока 7 анализа .запоминаетс младший разр д сдвигового регистра 5 и осуществл етс сдвиг регистра 5 в сторону младших разр дов. В этом же такте обнул етс счетчик 81. По следующему тактовому циклу импульсов с генератора 73 счетчик 76 переключаетс в состо ние аь, вьщаютс управл ющие сигналы 40 и с выхода элемента ИЛИ 101 сигнал 39. По сигналу 40 в элемент пам ти 45 блока анализа заноситс значение элемента пам ти 44, т.е. младщий разр д регистра 5 сдвигов, а по сигналу 39 в элементе пам ти 44 запоминаетс текущий разр д регистра 5, триггер 53 преобразовател 2 кодов устанавливаетс в 1. На блоке 7 анализа происходит анализ двух мпадших разр дов сдвигового регистра 5 и результат анализа поступает на последовательные входы соседних узлов и на вход одного из коммутаторов 8. Б этом такте обнул етс счетчик 82. В п том такте осуществл етс настройка коммутаторов 8 дл пропуска информации на управл ющие входы первых двух преобразователей 2 коов . Если выполн етс четна итераци (триггер признаков итерации вThe goal is achieved by the fact that the first and second triggers are additionally introduced into the computational node of the digital grid, the first and second switches and the right part register, and the control unit are designed as first and second triggers, the first is the fifteenth And elements, the first and fourth counters, the first - the fourth element NOT, the element NAND, the first, second and third element OR, the decoder and the clock pulse generator, the output of which is connected to the first input of the first element AND, the second input of which is connected to the output One of the first trigger, the first input of which is connected to the first installation input of the first counter, the counting input of which is connected to the output of the first element And, the outputs of the bits of the first counter are connected to the inputs of the decoder, the first output of which is connected to the second installation input of the first counter, the second output of the decoder is connected to the first input of the second trigger, the output of which is connected to the first inputs of the second, third and fourth elements I and through the first element NOT - with the first inputs of the fifth, sixth and seventh elem ntov And last sdedinen output to a second input of the second flip-flop, the outputs of the fourth and seventh. AND elements are connected to the third and fourth installation inputs, the first counter, the output of the fourth element AND is connected to the counting input of the second counter, the outputs of which bits are connected through the AND-NOT element to the second input of the second AND element and the second element NOT, the output of which connected to the second input of the fourth element And, the third input of which is connected to the second. the inputs of the sixth and seventh And elements, the first inputs of the eighth and ninth And elements and the input of the third element are NOT and connected to the output of the tenth And element whose inputs are connected to the outputs of the third counter, the counting input of which is connected to the third output of the Decoder, the fourth output of which is connected with the counting input of the fourth meter, the outputs of which through the eleventh element And are connected to the input of the fourth element NOT, the fourth input of the fourth element And, the third input of the sixth and seventh element And, the second input the house of the eighth element And and the first inputs of the twelfth and thirteenth elements And, the installation inputs of the third and fourth counters are connected respectively with. The fifth and sixth installation inputs of the first counter and are connected respectively to the outputs of the thirteenth and fourteenth elements I, the first input of the fourteenth element I is connected to the second input of the twelfth element I and connected to the fifth output of the decoder, the second inputs of the third and fifth elements And are combined and connected to the sixth end of the decoder, the seventh output of which is connected to the fifth input of the fourth element And and; the fourth input of the sixth element is And, the eighth output of the decoder is connected to the third inputs of the second and eighth elements And and the second input of the thirteenth element And, the third input of which is combined with the first input of the fifteenth element And, and connected to the output of the third element NOT, the second inputs of the ninth and n of the thirteenth element AND are combined and connected to the ninth output of the decoder, ten of the output of which is connected to the fourth input of the seventh element AND, the second input of the fourteenth element AND is connected to the output of the fourth element NOT, thr s output decoder connected to inputs of the first and perv1mi. the second. elements 1, the second input of the first element OR is connected to the fourth output of the decoder, the eleventh output of which is connected to the first input of the third element S1I, the second inputs of the second and third elements of the RShI are combined and connected to the output of the twelfth element And, the output of the second element And connected to the first input of the first trigger, with the first and second inputs of the first and second triggers connect. Yen respectively with the outputs of the third and fifth elements AND control unit, direct and inverse outputs of the first and second flip-flops are connected respectively with the first and second inputs of the first and second switches, the third and fourth inputs of the first and second switches are combined and connected to the outputs of the analysis unit, the clock inputs of which are connected to the output of the first OR element of the control unit and the fourth input of the decoder of the control unit; the outputs of the first and second switches are connected respectively to a group of controllers inputs of the first and second converters of codes, the control inputs of which are combined with the control inputs of the third and fourth converters of codes and connected to the output of the first OR element of the control unit, the first output of the decoder of the control unit and the output of the ninth element of the control unit are connected to the control inputs of the register the right part, the information inputs of which are connected to the information inputs of the node, the output of the register of the right part is connected to the second information input of the register of private sums, the second input the first trigger of the control unit, the seventh installation input of the first counter of the control unit and the counting input of the second counter of the control unit are connected to the information inputs of the node, the outputs of the sixth eighth, twelfth and fifteen elements And, the first and eleventh outputs of the decoder, the outputs of the second and third elements OR the respective outputs of the control unit. In addition, the code converter is executed as an element of NOT, first, second and third elements of AND, a trigger and an OR element, the first input of which is connected to the output of the first AND element, the first input of which is connected to the inverse output of the trigger, the first output of which is connected to the first the inputs of the second and third elements And, the second inputs of which are combined and through the element are NOT connected to the second input of the first element-And, the first input of the trigger is connected to the output of the second element And, the third input of which is connected to the third input of the third The AND input, the output of which is connected to the second input of the OR element, whose output is the output of the kDON converter, the second trigger input is the control input of the code converter, the third input of the third element AND, and the quarter input of the second element AND form the control group of the inputs of the code converter second input the third element AND is the information input of the code converter. FIG. 1 shows a block diagram of the device; in fig. 2-unit analysis; on . 3 - code converter; in fig. 4 - coefficient register; in fig. 5 - the register of the right side; in fig. 6 - switch; in fig. 7 control unit. The device includes registers of 1 coefficients, converters of 2 codes, multiple input adder 3, register 4 partial sums, shift register 5, group of elements 6, block 7 analysis, switch 8, register 9 956 of the right part, block 1. 0 control and trigger 11. Inputs 12 and 13 of the registers of the I coefficients are connected to the information bus, and the outputs are connected to the inputs of 2 code converters, the outputs of which are connected to the inputs of the multi-input adder 3, the code of which is connected to the input of the register 4 partial sums, the first group of parallel inputs 14 of which are connected to information bus, and the second - with the parallel input of the register 9 of the right side, parallel inputs 14 and 15 of which are connected to the information bus of the node, the register output 4 partial sums connected to the input of the multi-input adder 3 and the input shifts the first register 5, the parallel output of which is connected to the input of a group of elements 6 and the output of the lower order is connected to the input of the analysis unit 7, the outputs of which are the outputs 16 and 17 of the node and connected to the first control inputs of the switches 8 whose outputs are connected to control inputs of the first two 2-code converters, control inputs. two other transducers 2 codes and the second control inputs of the switches are connected to the corresponding inputs 18-25 of the node; a third pair of inputs of the switches 8 are connected to the outputs of the corresponding flip-flops 11. The output of the group of elements 6 and 6 is the output 26 of the node, the control inputs 27-29 of registers 1 of coefficients 28 and 29 of register 9 of the right part, 29-38 of register 4 partial sums, 33-35 of the shift register 5, 36 groups of elements of AND 6, 37 and 38 triggers 11 and 39 and 40-unit 7 of the analysis, as well as the installation inputs of the transducers 2 codes are connected to the outputs 27-40 of the control unit, inputs 41-43 of which are connected to the information bus of the node. The analysis block 7 consists of two memory elements 44 and 45, two elements AND 46 and 47, OR 48. The control inputs of the memory elements 44 and 45 are connected to the control inputs 39 and 40 of the analysis unit 7, respectively. The information input 49 of the analysis unit 7 is connected to the input of the memory element 44, the first output of which is connected to the input of the memory element 45, the first output 16 of the analysis unit 7 and the first input of the And 47 element. The second output of the memory element 44 is connected to the first input of the element I 46, the second input of which is connected to the first output of the memory element 45. The second input of element 45 is connected to the second input of element AND 47, the output of which is connected to the input of element OR 48, the second input of which is connected to the output of element And 46, and the output to the second output 17 of analysis unit 7. In a digital node, an abbreviated multiplication algorithm is used. But this algorithm controls the current pth and minor (p + 1) th multipliers, which are stored in memory elements 44 and 45, respectively. On the control signal 39, the least significant (p + 1) -th bit from the input 49 is stored in the memory element 44. Then, the current pth bit is input to the input 49 of the analysis unit 7 and, when the control signals 39 and 40, the pth and (p + 1) th bits are fed, are stored in memory elements 44 and 45, respectively. On the remaining elements of the assembly, a comparison circuit, at output 16 of which is set. signal XI is equal to 1 if the controlled bits are not equal and it is necessary to do addition or subtraction. If signal X2 is 1, then subtraction is performed, and if O is addition. The code converter 2 is intended to form direct or additional codes of the contents of the registers 1 of the coefficients or to skip the code identical to zero. Converter 2 codes consists of the element NOT 50, three elements And 51 - 53, element ISH1 54 and trigger 55. Input 56 converter 2 codes. connected to the input of the element 50 and the first inputs of the elements 51 and 52 of the output of the latter connected to the zero input of the trigger 55, the single input of which is connected to the input 39 of the converter 2 codes, and the direct and inverse outputs of the trigger 51 and 52 and the first input element And 53, the second input of which is connected to the output of the element NOT 50, and the code to the first input of the element OR 54, the second input is ko5. is connected to the output of the element 51, and the output is the output 57 of the converter 2 of the code, the input 58 of which is connected to the third inputs of the elements 51 and 52, the outputs 58 of the switches 8 for the first and second converters 2 of the code and the inputs 20 and 22 of the node for the third and even "true converters 2 codes, respectively. Input 59 of the converter 2 codes is connected to the fourth input of the element And 52 and the outputs 59 of the switches 8 for the first and second converters 2 of the code, as well as to the inputs 21 and 23 of the node for the third and fourth converters of the two codes, respectively. Converter 2 codes works as follows. First, the signal at the input 39 of the converter 2 of the code, the trigger 55 is set to one state and the inverse output blocks the element 53. If XI input 58 converter. 2 codes is O, then through the element. And 51 and the element OR 54 at the output 57 of the converter 2 receives a code identical to zero. If, for XI equal to 1 X2 at input 59, is equal to O, then through element AND 51 and element OR 54 the direct code of the register t of coefficients from input 56 of the converter 2 codes is output 57. With X2 equal to 1, at output 57 of the code 2 transducer, an additional code of register 1 of coefficients is provided. To do this, before the first lower unit code of the register of the 1 coefficients at the output 57 of the converter of the 2 codes, the code is identical to zero. When the first unit arrives at the input 56 of the converter of 2 codes, it goes through the element 51 and the element OR 54 enters the output 57 of the converter 2 codes, and through the element 52 the trigger 55 is set to the zero state. The direct output of trigger 55 blocks AND 51, and the inverse output unlocks AND 53. Further reverse. the code through the element is NOT 50, the element is And 53 and the element And 54 is fed to the output 57 of the converter 2 codes. The coefficient registers 1 are intended for storing bit coefficients. The coefficient register 1 consists of the lower-order shift register and the 61rW higher-order shift register. In the register 60, the coefficient for odd nodes is stored in register 61 — the coefficient for even nodes. The two control inputs of the shift registers 60 and 61 are connected to the control inputs 28 and 29 of the coefficient register 1, respectively. The control input 27 of the coefficient register 1 is connected to the third control input of the shift register 61, the output of the lower bit of which is connected to the serial output 56 of the register of the coefficient 1 and the inputs of the higher bits of the shift register 60 and 61. The output of the low bit of the shift register 60 is connected to the input of the high bit of the shift register 61. The parallel inputs of both shift registers 60 and 61 are connected to the information inputs 12 and 13 of the coefficient register 1, respectively. With a single value of control input 29, information is received in shift registers 60 and 61 from inputs 12 and 13, respectively. Control input 27 cyclically shifts shift register 61, and control input 28 performs cyclic shift of both, shift registers 60 and 61 . In this case, the value of the lower bit of the register 51 is entered into the most significant bit of the shift register 60, and the value of the least significant bit of the shift register 60 - into the highest bit of the shift register 61. The right part register 9 is intended for storing the right half part. Register 9 consists of a shift register 621T for the lowest bits and a shift register for the oldest bits. The register 62 stores the right part for odd nodes, and the right register for even nodes is stored in register 63. The control inputs of the shift registers 62 and 63 are connected to the control inputs 28 and 29 of the register 9 of the right part, and the lateral information inputs are connected to the information inputs 14 and 15, respectively. The parallel output of the shift register 63 is parallel to the output 64 of the register 9 of the right-hand parts. The output of the lower bit of the shift register 63 is connected to the input of the higher bit of the shift register 62 and the output of the lower bit of the shift register 62 is connected to the input of the higher bit of the shift register 63, Control The input 29 is for information in the shift registers 62 and 63 located at the inputs 14 and 15, respectively. Control input 28 cyclically shifts both shift registers 62 and 63, the low-order register 63 is written to the high-order register 62, and the low-order bit of the register 62 to the high-order register 63, Switches 8 are intended to be transmitted to the converters 2 codes of control signals either from inputs 18, 19 and 24, 25 of the node, or from the output of analysis block 7, Switch 8 consists of four elements AND 65 - 68 and two elements OR 69 and 70, The first inputs of elements And 65 - 68 are connected with control inputs 71 and 72 of the corresponding switches 8, Second inputs And elements 65 and 68 are connected to the inputs 18 and 19 of the node (for the first switch 8) or to the inputs 16 and 17 of the switch 8 (for the second switch). The second inputs of the elements And 67 and 68 are connected to the inputs of the switch 8 16 and 17 (for the first switch 8) or to the inputs 24 and 25 of the node (for the second switch), The outputs of the elements And 65 and 66 are connected to the first inputs of the elements OR 69 and 70, respectively . The outputs of the elements And 67 and 68 are connected to the second inputs of the elements OR 69 and 70, respectively, the outputs of which are the outputs 58 and 59 of the switches 8, respectively. On the control signal from input 71, the first switch 8 transmits to the converter 2 codes a control signal from inputs 18 and 19 of the node, and the second switch 8 controls the signals from outputs 16 and 17 of the analysis unit 7. On the control signal from input 72, the first switch 8 To the converter 2 codes, the control signals from the outputs 16 and 17 of the analysis unit 7 are transmitted, and the second switch, switch 8, to the control signals from the inputs 24 and 25 of the node. The control unit 10 is designed to provide the control signals to the registers of 1 coefficients, the register of 4 partial sums, the register of 9 right-hand parts, the register of 5 shift, block 11, analysis 7 and the group of elements 6 and adjustment signals for triggers 11 and converters 2 codes. The control unit 10 consists of a clock pulse generator 73, an AND 74 element, a trigger 75, a four-bit counter 76, a decoder 77, a counter 78, an AND-NE element 79, a trigger 80 (even iteration O, odd-1), counters 81 and 82, two elements And 83 and 84, four elements NOT 85-88, elements 89100 and elements ШШ 101-103. The output of the clock pulse generator 73 is connected to the first input of the AND unit 74, the second input of which is connected to the forward output of the trigger 75, and the output to the clock input of the counter 76, four of which are fed to the inputs of the decoder 77. The inputs 43, 41 and 42 of the control unit 10 are connected respectively to the single input of the trigger 75, to the first inputs of the meters 76 and 78, the outputs of the meters 81 and 82 are connected to the inputs of the elements And 83 and 84, respectively. The first output of the decoder 77 is connected to the outputs. 29 and. 33 of the control unit 10 and the second input of the counter 76, the second output with the zero input trigger 80, the third output with the first input of the counter 81 and the first inputs of the OR 101 and 102 elements whose outputs are the outputs 39 and 34 of the control unit 10, the fourth : the output by the second inputs of the counter 82, the PChI element 101 and the output 40 of the control unit 10, the fifth output - with the first inputs of the And 91 and 94 elements, the outputs of which are the outputs 37 and 38 of the control unit 10, respectively, the seventh output - with the first inputs of the elements And 92 and 93, the outputs of which are outputs 28 and 27 of block 10 y a systematic way. The sixth output of the decoder 77 is the output 32 of the control unit 10 and input to the first input of the element OR 103, the output of which is the output 30 of the control unit 10. The eighth output of the decoder 77 is connected to the first inputs of the elements. Both 90 and 100, the output of the latter is connected to the second input of the counter 82 and the third input of the counter 76, the ninth output - to the per inputs of the elements And 89,. 95 and 99, The output element And 89 is connected to the zero input trigger 75 by the fourth input of the counter 5 76, the fifth input of which is connected to the second INPUT of the counter 81 and the output of the element And 99. The ten output of the decoder 77 is connected to the first inputs of elements AND 96 and 97, the output of element AND 96 is output 31 of control unit 10, and the output of element AND 97 is connected to the sixth input of counter 76 and the second input of counter 78, "the outputs of which are connected to the inputs of the element AND-NOT 79. The eleventh output of the decoder 77 is connected to the first input element And 98, the output of which is connected to the single input of the trigger 80 and the seventh input of the counter 76. The output of the element AND-NE 79 is connected to the second input element A, I 89 and the input of the element HE 85, the output of which is connected to the second inputs of the element I 91, the third input of the element I 89, the output of the trigger 80 and the input of the element HE 86, the output of KOTopoio is connected to the second inputs of the elements. Commerce And 94, 96 and 98, while the third input element And 98 is connected to the fourth input element And 97, the third input And 96, the second input element And 92 and 95, the output element And 83 and the input element HE 87, the output of which is connected to the second inputs of the elements And 93 and 99. The output 35 of the control unit is connected to the second inputs of the elements OR 102 and 103, the output of the element AND 90, the second input of which is connected to the third input of the element AND 95, whose code is the output 36 of the control unit 10, with the fourth inputs of the elements 96 and 98, n the first input element And 97, the third input element And 99, the output element And 88 and the input element HE 88, the output of which is connected to the second input element And 100. The control unit 10 operates as follows. At counter 78, at input 42, the number of iterations is recorded, and counter 76 is reset. After the arrival of the signal. Starting to input 43, the trigger 75 is set to one. This signal removes the lock from the generator circuit 73 clock pulses. For each clock pulse of the generator 73, through the element AND 74, the counter 76 switches to the state 1,2 ,. . . , 2 -1. As an example, consider the case when no. four. The decoder 77 at the output forms a sequence of states - a, a «,. . . , a. For each state of the group of elements AND 89-100 and elements OR 101-103, control signals 27-40 are activated, which control the operation of coefficient registers 1, converters 2, triggers 11, register 4 partial sums, registers 9 right-hand parts , the shift register 5, the analysis block 7 and the group of elements And 6, and the control signals controlling the operation of the counter 76, 78, 81 and 82, the triggers 80 and 75. The IS-NE element 79 generates a signal that is equal to one in the zero state of the counter 78. Elements 83 and 84 are formed on code 1, if the values of the corresponding counters 81 and 82 are equal to C (where n is the number of bits of information representation). The proposed computational node of the digital grid allows one to calculate approximations to a solution in two neighboring nodes of the grid area using the formulas ir-si ,, b ,, «| ;;.. c ,,. ,,,. J, -: Ul,, V :. . i, n “o“ iu, j. . . . . ir. , jH i. j + t 4i, m. j „. . 1GCHi,. J + i J. . where jj and j are the row and column indices of the grid area; iteration number; and - the desired solution to the problem in the grid nodes; I - the right part of the difference equations, to which the solution of differential equations with variable coefficients by the difference method reduces. The device operates according to the following algorithm. . At the inputs 43 and 41 from the information bus, two signals are supplied to the control unit 10. The signal from the input 41 zeroes the counter 76, and the signal 43 sets the trigger 75, which opens the AND 74 element, to one state, the first clock pulse from the generator 73 switches the counter 76 to the state 1. At the first output of the decoder 77, a signal of 1, m is set. e. state At the output of the control unit 10, the control signal 29 is outputted, in which the coefficients for odd nodes from the inputs 12 enter the coefficients for odd nodes and the registers 61 for the even nodes from inputs 13. The same signal in registers 62 and 63 of register 9 of the right-hand side records the values of right-hand parts for odd and even nodes from inputs 14 and 15, respectively, into the register 4 partial sums — the right part of controls (1) for even nodes and to counter 78 from input 42 enters the number of iterations. In the same clock cycle, by signal 33, the contents of the shift register 5 are zeroed. In the next cycle, the trigger 80 is set to the zero state, t. e. the approximations to the solution in even nodes of the grid domain are calculated using formula (1). In the next cycle, the counter 76 is set to the state a, according to which the control unit 10 outputs signals 39 and 34 from the outputs of the OR elements 101 and 102, respectively. By these signals in memory element 44 of analysis block 7. the least significant bit of the shift register 5 is memorized, and the register 5 is shifted towards the lower bits. In the same cycle, the counter 81 is reset. On the next clock cycle of pulses from the generator 73, the counter 76 switches to the state ai, the control signals 40 and the output of the OR 101 signal 39 are output. The signal 40 adds the value of the memory element 44 to the analysis unit 45, t. e. the lower bit of the register of 5 shifts, and by the signal 39 in the memory element 44, the current register bit 5 is memorized, the trigger 53 of the converter 2 of the codes is set to 1. At block 7 of the analysis, an analysis of the two bits of the shift register 5 is performed and the result of the analysis is fed to the successive inputs of the neighboring nodes and to the input of one of the switches 8. During this cycle, counter 82 is reset. In the fifth cycle, the switches 8 are configured to pass information to the control inputs of the first two converters 2 cokes. If an even iteration is performed (the trigger of the iteration signs in
нулевом состо нии), то с выхода элемента И выдаетс управл ющий сигнал 38, по которому первьш триггер 11 устанавливаетс в 1 и первый коммутатор 8 подает на вход первого преоб- 5 разовател кода два управл ющих сигнала с выходов 18 и 19 соседнего узл сетки, а второй триггер 11 устанавли ваетс в О и второй коммутатор 8 Подает на входы второго преобразовател 2 кодов сигналы с блока 7 анализа . Если вьшолн етс нечетна итераци , то по сигналу 37 с выхода элемента И 91 первьш триггер 11 устанавливаетс в О и первый коммута тор 8 к первому преобразователю 2 кодов подает сигналы с выхода блока анализа, а второй триггер 11 устанав ливаетс в 1 и второй коммутатор 8 передает на входы соответствующего преобразовател 2 кодов сигналы с входов 24 и 25 соседнего узла. Преобразователи 2 кодов настраиваютс на пропуск пр мого или дополнительного кода регистров 1 коэффициентов . Происходит суммирование младших разр дов регистра 4 частичньгх сумм с регистром 1 коэффициентов на многовходовом сумматоре 3.В этом такте управл ющий автомат переключаетс в состо ние а, и вьщает управл ющие сигналы 32 и 30 с выхода элемента ИЛИ 103. По этим сигналам регистр .4 частичных сумм сдвигаетс на один разр д в сторону младших разр дов -и в старщий разр д с выхода многовходо вого сумматора заноситс результат суммировани младших разр дов регистров 4 и 1 частичных сумм и коэффициентов . Управл ющийавтомат переходит в состо ние a-jr. В этом такте осуществл етс подготовка дл сложени следующих разр дов. Дл это го с выхода элемента И 93 выдаетс управл ющий сигнал 27, по которому осуществл етс циклический сдвиг в регистре 61 старших разр дов регистра 1 коэффициентов. Таким образом, восстановление коэффициентов в каждо цикле, кроме последнего, осуществл е с наш тактов. Б последнем |п-м цикл ( значение счетчика циклов равно tn, т.е. на выходе многовходового элемен та И 83 присутствует 1) значени коэффициентов и правой части дл ура нени (1) по управл ющему сигналу 28 с выхода элемента И 92 циклически перезаписьгоаютс в регистры 60 и 62 соответственно регистров 1 коэффициентов и регистров 9 части, а в регистры 61 и 63 соответственно регистров коэффициентов и правой части циклически перезаписываютс коэффициенты и права часть дл уравнени ( 2) из регистров 60 и 62 регистров 1 и 9. Если просуммированы не все разр ды.коэффициентов и правой части, то в состо нии ад по сигналу с выхода элемента И 100 значение счетчика 82 увеличиваетс на 1 и по этому же сигналу счетчик тактов переключаетс в состо ние а и все повтор етс , т.е. происходит суммирование следуюТаким образом, за Ш щих разр дов тактов (дл двумерных задач) в регистре 4 частичных сумм получаетс сумма частичных произведений от умножени коэффициентов на младший разр д сдвигового регистра 5, котора поступает на вход данного регистра с выхода многовходового сумматора 3. В tT)-M такте (выход логического элемента И 83 равен 1) регистр 4 частичных сумм сдвигаетс в сторону младших разр дов дл уменьшени суммы частичных произведений в два раза, а сдвиговьш регистр 5 - дл умножени на следующий разр д, в старший разр д которого перезаписьшаетс значение младшего разр да регистра 4 частичных сумм. Дл выполнени этих операций блок управлени в состо нии ag вьщает соответствующие сигналы: с выхода элемента ИЛИ ЮЗ сигнал зО, с, выхода элемента ИЛИ 102 сигнал 34 и с выхода элемента И 90 сигнал 35. На этом заканчиваетс очередной цикл. Дл выполнени следук цего цикла блок 10 управлени переходит в состо ние 3.0 и элемент И 99 вьщает сигнал, по которому содержимое счетчика 83 увеличиваетс на единицу и счетчик 76 устанавливаетс в состо ние а и все повтор етс по вышеописанному алгоритму. Таким образом, в последнемт-м такте пг1-го цикла в сдвиговом регистре 5 получаетс значение очередного приближени , а в регистрах 61 и 62 регистров 1 и 9 записаны-значени коэффициентов и правой части дл уравнени (2) . При необходимости индицировать результат или передать его дл дальнейшей обработки блок 10 управлени в состо нии а при единичном значении выхода элемента И 83 (значение счетчика 81 равно т) 17 вьщает управл ющий сигнал 36, по которому значение сдвигового регистра 5 поступает через группу элементов И 6 на выход 26 узла. Если решалось уравнение (1), т.е. триггер 80 равен О, то далее вычисление осуществл етс по формуле (2). Дл этого счетчик тактов устанавливаетс в состо ние а, управл к ций сигнал 31 с выхода элемента И 96 поступает на управл ющий вход регистра 4 частичных сумм и зна чение регистра 61 старших разр дов регистра 5 правой части заноситс в регистр 4, т.е. права часть уравнени (2) пересылаетс в регистр 4 частичных сумм. Блок управлени переходит в состо ние а, и управл ющий сигнал с выхода элемента И 98 устана 95 ливает триггер 80 в f (вьшолн етсь нечетна итераци ) и переключаетс счетчик 76 в состо ние а. Дальнейшие вычислени аналогичны вычислению по форму е (1). Если решалось уравнение (2), т.е. триггер 80 равен 1, то выполн етс следукнца итераци . Дл этого счет-чик 76 переходит в состо ние а, с выхода элемента И 97 сигнал поступает на счетный вход счетчика 78, уменьша его значение на единицу и переводит счетчик тактов в состо ние а-. Остальное аналогично вьш1еописанному гшгоритму. Предлагаемое устройство благодар наличию новых блоков и св зей между ними позвол ет повысить точность решени дифференциальных уравнений.zero state), then from the output of the AND element, a control signal 38 is issued, according to which the first trigger 11 is set to 1 and the first switch 8 supplies the first converter 5 with two control signals from the outputs 18 and 19 of the neighboring grid node, and the second trigger 11 is set to O and the second switch 8 supplies the inputs of the second converter 2 codes with signals from the analysis unit 7. If an odd iteration is performed, then by the signal 37 from the output of the element AND 91, the first trigger 11 is set to O and the first switch 8 to the first code converter 2 supplies signals from the output of the analysis unit, and the second trigger 11 is set to 1 and the second switch 8 transmits to the inputs of the corresponding converter 2 codes the signals from the inputs 24 and 25 of the neighboring node. The 2-code transducers are configured to skip the direct or additional code of the 1 register of coefficients. The lower bits of register 4 of the partial sums with register 1 of the coefficients on the multi-input adder 3 are summed up. In this cycle, the control automaton switches to state a, and returns control signals 32 and 30 from the output of the OR element 103. For these signals, the register .4 partial sums is shifted by one bit towards the lower bits and the highest bit from the output of the multi-input adder is recorded the result of the sum of the lower bits of registers 4 and 1 of the partial sums and coefficients. The control unit switches to the a-jr state. This cycle is used to prepare for the addition of the following bits. For this purpose, from the output of the element 93, a control signal 27 is emitted, by which a cyclic shift is made in the register 61 of the high-order bits of the coefficient 1. Thus, the recovery of the coefficients in each cycle, except the last, was carried out with our cycles. In the last | pth cycle (the value of the cycle counter is tn, i.e. the output of the multi-input element AND 83 is 1) of the coefficients and the right part for level (1) on the control signal 28 from the output of the AND 92 element cyclically overwritten into registers 60 and 62, respectively, registers 1 coefficients and registers 9 parts, and registers 61 and 63, respectively, registers of coefficients and the right part cyclically overwrites the coefficients and right parts for equation (2) from registers 60 and 62 registers 1 and 9. If summed not all bits cients and the right side, the state of hell signal output from the AND gate 100 counter value 82 is incremented by one and the same clock counter signal is switched to the state a, and all repeated, i.e. The summing up follows. Thus, for the wide clock cycles (for two-dimensional tasks), in register 4 of partial sums, the sum of partial products is obtained from multiplying the coefficients by the least significant bit of the shift register 5, which is fed to the input of this register from the output of the multiple input adder 3. TT ) -M cycle (output of the AND 83 gate is equal to 1) the register of 4 partial sums is shifted towards the lower bits to reduce the sum of the partial products by two times, and shift register 5 to multiply by the next bit in a hundred shy discharge perezapisshaets which value the least significant bit of register 4 partial sums. To perform these operations, the control unit in the state ag produces the corresponding signals: from the output of the element OR SW signal from, and from the output of the element 90 and signal 35. This completes the next cycle. In order to execute the next cycle, control unit 10 goes to state 3.0 and AND 99 enters a signal according to which the contents of counter 83 increase by one and counter 76 is set to state a and everything repeats according to the algorithm described above. Thus, the value of the next approximation is obtained in the last cycle of the PG1 cycle in shift register 5, and in registers 61 and 62 of registers 1 and 9 the values of coefficients and the right side for equation (2) are recorded. If it is necessary to display the result or transmit it for further processing, the control unit 10 in the state a with a single output value of the element And 83 (the value of the counter 81 is equal to t) 17 results in a control signal 36 through which the value of the shift register 5 enters through the group of elements And 6 to exit 26 knots. If equation (1) was solved, i.e. Since trigger 80 is equal to O, then the calculation is carried out using formula (2). For this, the clock counter is set to state a, the control signal 31 from the output of element AND 96 is fed to the control input of the register 4 partial sums and the register value 61 of the most significant bits of register 5 of the right part is entered into register 4, i.e. the right part of equation (2) is transferred to the register of 4 partial sums. The control unit goes to state a, and the control signal from the output of the element And 98 sets the trigger 80 to f (an odd iteration is executed) and switches the counter 76 to the state a. Further calculations are similar to calculations using form e (1). If equation (2) was solved, i.e. Since trigger 80 is 1, then a iteration is performed. For this, the counter 76 enters the state a, from the output of the element AND 97 the signal arrives at the counting input of the counter 78, reducing its value by one and switches the clock counter to the state a-. The rest is similar to the above described algorithm. The proposed device, due to the presence of new blocks and the connections between them, improves the accuracy of solving differential equations.
12 1Ъ12 1b
213213
12 1Ъ12 1b
Лчг OnLchg On
Фие. 2Phie. 2
19nineteen
2727
ФигЛ 56FIG 56
RR
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU833631881A SU1132295A2 (en) | 1983-08-12 | 1983-08-12 | Computation node of digital network |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU833631881A SU1132295A2 (en) | 1983-08-12 | 1983-08-12 | Computation node of digital network |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU800997 Addition |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1132295A2 true SU1132295A2 (en) | 1984-12-30 |
Family
ID=21078012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU833631881A SU1132295A2 (en) | 1983-08-12 | 1983-08-12 | Computation node of digital network |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1132295A2 (en) |
-
1983
- 1983-08-12 SU SU833631881A patent/SU1132295A2/en active
Non-Patent Citations (1)
| Title |
|---|
| 1. Авторское свидетельство СССР 800997, кл. G 06 F 15/31, 1979 (прототип). * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4135249A (en) | Signed double precision multiplication logic | |
| US4115867A (en) | Special-purpose digital computer for computing statistical characteristics of random processes | |
| SU1132295A2 (en) | Computation node of digital network | |
| SU798858A1 (en) | Computing unit of digital network model for solving partial differential equations | |
| SU596952A1 (en) | Arrangement for solving differential simultaneous equations | |
| SU920714A1 (en) | Device for calculation of second-degree polynomial | |
| KR100438456B1 (en) | Digit-serial systolic multiplier for finite fields | |
| SU552612A1 (en) | Device for solving differential equations | |
| RU1833891C (en) | Device for solving two-dimensional problems of mathematical physics | |
| SU518777A1 (en) | Device for calculating standard deviation | |
| SU960807A2 (en) | Function converter | |
| SU1476487A1 (en) | Digital net computer node | |
| SU769535A1 (en) | Device for computing exponential function | |
| SU742946A1 (en) | Device for solving partial differential equations | |
| SU1413625A1 (en) | Series-parallel number-multiplying device | |
| SU1137479A1 (en) | Walsh function-based conversion device | |
| SU894592A1 (en) | Digital frequency meter | |
| SU1027732A1 (en) | Digital function generator | |
| SU741260A1 (en) | Converter of proper binary-decimal fraction into binary fraction and integer binary numbers into binary-decimal numbers | |
| SU991419A2 (en) | Digital function converter | |
| SU798862A1 (en) | Device for solving simultaneous linear equations | |
| SU991414A1 (en) | Multiplication device | |
| SU1399763A1 (en) | Node processor | |
| SU1129622A1 (en) | Interpolator | |
| SU732865A1 (en) | Dividing device |