Изобретение относитс к цифровой вычислительной технике и может быть использовано в арифметических устройствах цифровых машин. Известны устройства дл целени , исполЕззующие итеративные методы, в состав оборудовани вход т входные и выходные регистры, блоки управлени , дешифраторы множител , блок-и формировани и суммировани произведений, бло ки определени начального приближени к обратной величине аргумента i , При этом на реализацию вычислений требуетс значительное врем , так как в каждом цикле вычислений необходимо пос ледовательное вьтолнение нескольких ите раций. Наиболее близким к изобретению вл етс устройство дл делени , содержащее регистры делимого, делител и частного блок формировани и суммировани части ных произведений, блок управлени и блок нахождени начального приближени к обратной величиУ1е целител , реализутощее операцию делени посредством умножени на обратную величину 2 , Но и такое устройство Дл БЫЧИСЛ&ни обратной величины аргумента требует нескольких итераций, и е каждой итерации нужно выполнить по крайней мере два умножени . Цель изобретени - повышение быстр одействи . Дл достижени поставленной цели в устройство дл делени , содержащее регистры делимого, целител и частного, блок формировани н суммировани час тичных произведений и блок управлени , причем выходы регистра делимого €1одключены к первой группе взадов 6jjoKa формировани и суммировани частичных произведений, выходы блока формировани и суммировани частичных произведений подключены к входам регистра част ного, введены дешк4ратор и односторонн пам ть, входы которой соединены с В1 ходами дешифратора, входы которого подключены к вьисодам старших разр дов рпгнстра делител , выходы регистра де лйтел подключены ко второй группе вхо нов блока формировани и суммировани частичных произведений, треть группа входов которого соединена с выходами односторонней пам ти, управл ющие вход односторонней пам ти и блока формировани и суммировани частичных произ ведений подключены к выходам блока уп равлени , На чертеже представлена блок-схема устройства. Устройство содержит регистр делител 1, регистр делимого 2, регистр част ного 3, блок управлени 4, блок 5 формировани и суммироващш частичных произведений, блок 6 односторонней пам ти и дешифратор 7. Дешифратор 7 предназначен дл преобразовани старших разр дов делител в начальный адрес массива коэффициенто полинома, вьшолн ющего аппроксимацию интервала, содержащего делитель. Этот массив хранитс односторонней пам тью 6. Число обрабатываемых старших разр дов делител (.число входов деш11фрато ра 7) зависит от числа участков разбие ни по след тошей формуле: tog- N г 5 о V РазР.дет. 2. yuacTifiOB . Рассмотрим работу устройС7-ва дл делени . Деление начинаетс с вычислени об ратной величины у делител X . Дл это гр X одновременнопосTjTiaeT на вход б ка 5 фс М фовани и суммировани частичных произведений и дешифратора 7. Деши4ратор 7 производит анализ старши разр дов делител X, формиру адрес первого коэффициента, допустим о Блок 6 односторонней пам ти засылает этот коэффициент в блок 5 формировани и суммировани частичных произведений Блок 5 производит перемножение это коэффициента на делитель X, формиру промежуточный результат Z 0(pX . Затем блок 6 засылает в блок 5 фор мировани и суммировани частичных произведений следующий коэффициент О| Блок 5 производит сложение этого &оэф фициента с промежуточным результатом . Полученна величина Z в блоке 5 умножаетс оп ть на делитель X, получа новый промежуточный результат Z, 2; г,х Далее блок 6 засылает в блок 5 фор мировани и сумм ровани частичных произведений следующий коэффициент , который суммирует с промежуточным результатом 2 Операции повтор ютс в цикле до тех пор,пока не будет подсчитано значение полинома п -и степени (z 1/Х). В заключение блок 6 односторонней пам ти производит умножение 1/х на V, реализу таким образом оперйцию делени . Устройство реализует отыскание обратной величины по отличному от итерационных алгоритму путем вычислени зна чений аппроксимирующих полиномов кусочно-полиномиального приближени функш нальной зависимости 1/Х и при небольших степен х полиномов (п -245) обладает большим быстродействием, чем прототип. В известных устройствах делени на реализацию операции делени требуетс ; -одна операци умножени на реализацию собственно перемножени Н- , - по крайней мере одна операци умножени и одно.- вычитание дл отыскани начального .приближени ; -две .операции умножени и операци вычитани дл реализации одной итерации. Количество итераций зависит от необходимой точности и, например, дл обеспечени точности вычислений с 16-ю двоичными разр дами ( 1,510 ) требуетс две итерации. С учетом этих итераций дли получени указанной точности необходимо шесть операций умножени и шесть операций вычитани . В предлагаемом устройстве дл реализации делени при аппроксимации - на интервале i/2; ij полиномами 2-й степени требуетс 3 умножени и 2 сложени , (дл обеспечеш1Я точности 16 дв. разр дов исходный интервал делител на 16 подин тер ват о в, общее количество коэффициентов 48), при ;шпроксимации полиномами 1-и степени требуетс 2 операции умножени и одно сложение (при той же точности колич-ество разбиений -64, число запоминаемых коэффициентов 128). Быстродействие реализации операции делени возрастает почти в 2 раза дл первого и в 3 раза дл второго случа соответственно. Максимальна методическа погрешность приведенного кусочно-полиномиального приближени с равномерной нормой значительно меньше требуемой ,55.10-5 л..Ю-5The invention relates to digital computing and can be used in arithmetic devices of digital machines. Known devices that use iterative methods, the equipment includes input and output registers, control blocks, multiplier decoders, block-and formation and summation of products, units for determining the initial approximation to the reciprocal of argument i. considerable time, since in each cycle of calculations it is necessary to sequentially execute several iterations. The closest to the invention is a device for dividing, containing registers of the dividend, divisor and private block for forming and summing partial products, the control block and the block for finding the initial approximation to the return value of the healer, realizing the division by multiplying by the reciprocal 2, But The device requires no iterations for the reciprocal of an argument, and each iteration requires at least two multiplications. The purpose of the invention is to increase the speed of action. To achieve this goal, the division device containing the registers of the dividend, the healer and the private, the formation unit and summation of partial products and the control unit, the outputs of the register of the dividend € 1 are connected to the first group of formations and summations of partial products, the outputs of the formation and summation unit partial products are connected to the inputs of the private register, a descriptor and a one-way memory are entered, the inputs of which are connected to B1 by the decoder moves, the inputs of which are connected to The higher-order bits of the PDP divider, the outputs of the register are connected to the second group of inputs of the block of formation and summation of partial products, a third group of inputs of which are connected to the outputs of one-sided memory, control input of the one-sided memory and block of formation and summation of partial products are connected to the outputs of the control unit. The drawing shows a block diagram of the device. The device contains the divider register 1, the register of the divisible 2, the register of the private 3, the control unit 4, the unit 5 of formation and summation of partial products, the unit 6 of one-way memory and the decoder 7. The decoder 7 is designed to convert the senior bits of the divider to the initial address of the coefficient array polynomial that approximates an interval containing a divisor. This array is stored with one-way memory 6. The number of processed high-order bits of the divider (.number of inputs from the allocator 7) depends on the number of sections divided by the following formula: tog- Ng 5 o V RRdet. 2. yuacTifiOB. Consider the operation of the device for dividing. The division begins by calculating the inverse of the divider X. To do this, X X simultaneously with TjTiaeT at the input of the 5 fs M fauvani and summation of partial products and the decoder 7. The decoder 7 analyzes the high bits of the divider X, forming the address of the first coefficient, say, Block 6 of the one-sided memory sends this factor to formation unit 5 and summing the partial products. Block 5 multiplies this factor by divisor X to form an intermediate result Z 0 (pX. Then block 6 sends the following coefficient O | to the partial product for shaping and summing the partial products). Block 5 adds this & oct to the intermediate result. The resulting value of Z in block 5 multiplies again by divisor X, obtaining a new intermediate result Z, 2; g, x. Then block 6 sends to block 5 the formation and sum of partial product of the following coefficient, which summarizes the intermediate result of 2 Operations are repeated in a cycle until the value of the polynomial of the n -th degree (z 1 / X) is calculated. In conclusion, block 6 of one-sided memory multiplies 1 / x by V, thus realizing the division operation. The device realizes finding the reciprocal of the algorithm different from the iteration algorithm by calculating the approximating polynomial values of the piecewise polynomial approximation of the functional 1 / X dependence and at small powers of the polynomials (n -245) has a higher speed than the prototype. In known division devices, the implementation of a division operation is required; - one multiplication operation on the implementation of the actual H multiplication; - at least one multiplication operation and one. - subtraction to find the initial approximation; - two multiplication and subtraction operations to implement one iteration. The number of iterations depends on the required accuracy, for example, to ensure the accuracy of calculations with 16 binary bits (1.510), two iterations are required. Given these iterations, six multiplication operations and six subtraction operations are needed to obtain the specified accuracy. In the proposed device for the implementation of division in the approximation - on the interval i / 2; ij polynomials of the 2nd degree require 3 multiplications and 2 additions (to ensure the accuracy of 16 two digits, the initial divider interval by 16 substrates, the total number of coefficients is 48), with; the polynomial polynomials of the 1st degree require 2 operations multiply and one addition (with the same accuracy, the number of partitions is -64, the number of memorized coefficients is 128). The speed of implementation of the division operation increases almost 2 times for the first and 3 times for the second case, respectively. The maximum methodological error of the reduced piecewise polynomial approximation with a uniform norm is significantly less than the required, 55.10-5 l. U-5