SU1129635A1 - Преобразователь перемещени в код - Google Patents

Abstract

ПРЕОБРАЗОВАТЕЛЬ ПЕРЕМЕЩЕНИЯ В КОД, содержащий генератор, выход которого подключен к входу первого и счетному входу второго делител  частоты, первый выход первого делител  частоты через третий делитель частоты подключен к входу фазорасщепител  и информационному входу счетчика числа оборотов фазовращател , выход фазорасщепител  через фазовращатель , вал которого  вл етс  входом преобразовател , подключен к первому входу квантовател , выход второгд делител  частоты подключен к счетным входам четвертого и п того делителей частоты и второму входу квантовател , выход которого подключен к входам синхронизации счетчика числа оборотов и регистра, выход которого  вл етс  выходом преобразовател , выход счетчика числа оборотов подключен к адресному входу считывани  первого блока йам ти, к информационному входу которого пoдкJFвoчeн выход п того делител  частоты, a к адресному входу записи - первый выход счетчика числа периодов опорного сигнала, второй выход счетчика числа периодов опорного сигнала через первьм формирователь импульсов подключен к входам сброса второго и п того делителей частоты, второй формирователь импульсов, выход которого подключен к входу счетчика числа периодов опорного сигнала, выход четвертого делител  частоты подключен к информационному входу регистра , отличающийс  тем, что, с целью повьшени  точности пре.образовател , в него введены дешифратор , второй блок пам ти, коммутатор , формирователь кода операции, арифметико-логическое устройство и задатчик кода, первый вход дешифратора подключен к выходу третьего делител  частоты, второй вход - к второму выходу пе|)вого делител  частоты, первый выход дешифратора подключен к входу второго формировател  импульсов , второй выход - к первому входу коммутатора и третий выход - к первому входу второго блока пам ти, .выход Которого подключен к второму входу коммутатора и через формирователь кода операции к первому входу арифметико-логического устройства , к второму входу второго блока пам ти подключен выход квантовател , выход коммутатора подключен к входу синхронизации четвертого делител  частоты, выход первого блока пам ти подключен к второму входу арифметикологического устройства, выход задат-. чика кода подключен к третьему входу арифметико-логического устройства, выход которого подключен к входу предустановки четвертого делител  частоты.

Description

Изобретение относитс  к автоматике и вычислительной технике, в час ности к устройствам, преобразующим угловое или линейное перемещение в цифровой код, и может быть исподьзовано дл  контрол  величины перемещени  механизмов на станках и установках , предназначенных дл  обработки крупногабаритных и длинномерных изделий. Известен преобразователь переме-щени  в код, содержащий генератор, четыре делител  частоты, вход первого из которых соединен с выходом генератора и счетньм входом второго делител  частоты, а выход соединен с входом третьего делител  частоты, фазорасщепитель, вход которого подключен к выходу третьего делител  частоты, фазовращатель, вход которого соединен с выходом фазорасщепител , звено кинематической св зи вала фазовращател  с перемещающимс  механизмом, квантователь, первый вход которого подключен к выходу фазовращател , а второй вход - к выходу второго делител  частоты и счетно му входу четвертого делител  частоты регистр, информационный вход которого соединен с выходом четвертого делител  частоты, вход синхронизации с выходом квантовател , а выход - с кодовой шиной, и формирователь импульсов , вход которого подключен к выходу третьего делител  частоты, а выход подключен к входам сброса втор го и четвертого делителей частоты lj Недостатком преобразовател   в.:-. етс  ограниченный диапазон преобразуемого перемещени , которое осущест вл етс  однозначно только в пределах одного оборота вала фазовращател , т.е. от О до ЗбО, Наиболее близким по. технической сущности к изобретению  вл етс  ппеобразователь перемещени  в код, содержащий генератор, п ть Делителей частоты, вход первого из которых соединен -с выходом генератора и сче ным входом второго делител  частоты а выход соединен с входом третьего делител  частоты, фазорасщепитель, вход которого подключен к выходу третьего делител  частоты, фазовращатель , вход которого соединен с выходом фазорасщепител , звено кинематической св зи вала фазовращател  с перемещающимс  механизмом, квантователь , первый вход которого подключен к выходу фазовращател , второй входк выходу второго делител  частоты и счетному входу четвертого и п того делителей частоты, а третий вход к выходу третьего делител  частоты, регистр, информационный вход которого соединен с выходом четвертого делител  частоты, вход синхронизации с выходом квантовател , а выход - с кодовой шиной, счетчик числа оборотов вала фазовращател , информационный вход которого подключен к выходу третьего делител  частоты, а вход синхронизации - к выходу квантовател , запоминающее устройство, информационный вход которого соединен с выходом п того делител  частоты, адресный вход считывани  - с выходом счетчика числа оборотов вала фазовращател , а выход - с входом предустановки четвертого делител  частоты , счетчик числа периодов опорного сигнала и два формировател  импульсов , вход первого .из которых подключен к выходу третьего делител  частоты, а выход - к входу синхронизации четвертого делител  частоты и входу счетчика числа периодов опорного сигнала, вход второго формировател  импульсов соединен с первымвыходом счетчика числа -периодов опорного сигнала, второй выход которого соединен с адресным входом записи запоминающего устройства, а выход второго формировател  импульсов подключен к входу сброса второго и п того делителей частоты 21 . Недостаток известного преобразовател  - пониженна  точность преобразовани  вследствие ограничени  макcимaJJьнoй частоты генератора временем , необходимым дл  выполнени  трех операций последовательно в течение одного и того же импульса генератора при перемещени х механизма, соответствующих началу каждого оборота вала фазовращател . Такими операци ми  вл ютс  счет количества оборотов вала фазовращател , перезапись кода начала развертки из запоминающего устройства в четвертый делитель частоты и перенос кода из четвертого делител  частоты в регистр. Целью изобретени   вл етс  повышение точности преобразовател . Указанна  цель достигаетс  тем, что в преобразователь перемещени  в 3 код, содержащий генератор, выход которого подключен к входу первого и счетному входу второго делител  частоты , первый выход первого делител  частоты через третий делитель частоты подключен к входу фазорасщепител  и информационному входу счетчика числа оборотов фазовращател , выход фазорасщепител  через фазовращатель, вал которого  вл етс  входом преобра зовател , подключен к первому входу квантовател , выход второго делител  частоты подключен к счетным входам четвертого и п того делителей частоты и второму входу квантовател , выход которого подключен К входам синхронизации счетчика числа оборотов и регистра, выход которого  вл етс  выходом преобразовател , выход счетчика числа оборотов подключен к адресному входу считывани  первого блока пам ти, к информационному входу которого подключен выход п того делител  частоты, а к адресному входу записи - первый выход счетчика числа периодов опорного сигнала, второй выход счетчика числа периодов опорного сигнала через первый формирователь импульсов подключен к входам сброса второго и п того делителей частоты, второй формирователь импульсов, выход которого подключен к входу счетчика числа периодов опор ного сигнала, выход четвертого делител  частоты подключен к информацион ному входу регистра, введены дешифра тор, второй блок пам ти, коммутатор формирователь кода операции, арифметико-логическое устройство и задатчик кода, первый вход дешифратора подключен к выходу третьего делител  частоты, второй вход - к второму выходу первого делител  частоты, первый выход дешифратора подкхючен входу второго формировател  импульсов , второй выход - к первому входу коммутатора и третий выход - к первому входу второго блока пам ти, выход которого подключен к второму входу KpMMyTaToiia и через формирователь кода операции к первому входу арифметико-логического устройства, к второму входу второго блока пам ти подключен ВЫХОД квантовател , выход коммутатора подключен к входу синхронизации четвертого делител  частоты, выход первого блока пам ти подключен к второму входу арифметико 35 логического устройства, выход задатчика кода по/;ключен к третьему входу арифметико-логического устройства, выход которого подключен к входу предустановки четвертого делител  частоты. На фиг. 1 представлена функциональна  схема преобразовател ; на фчг, 2 - временные диаграммы его работы; на фиг. 3 - диаграмма распределени  углов. Преобразователь перемещени  в код содержит генератор 1, делители 2-6 частоты, фазорасщепитель 7, фазовращатель 8, квантователь 9, регистр 10, кодовую шину 11, счетчик 12 числа оборотов, первый блок 13 пам ти, счетчик 14 числа периодов опорного сигнала, формирователи 15 и 16 импульсов , дешифратор 17, второй блок 18 пам ти, коммутатор 19, формирователь 20 кода операций, арифметикологическое устройство 21, задатчик 22, звено 23 кинематической св зи, механизм 24 перемещени . Преобразователь работает следующим образсм. Импульсы тактовой частоты поступают с выхода генератора 1 на счетные входы первого 2 и второго 3 делителей частоты, отношение коэффициента делени  которых соответствует передаточному отношенгао звена 23 кинематической св зи вала фазовращател  8 с перемещающимс  механизмом 24. Сигнал с первого выхода делител  2 частоты используетс  дл  получени  при помощи третьего делител  4 частоты сигналов кодовой развертки дл  фазовращател  7, формирующего двухфазную или трехфазную систему питающих напр жений дл  фазовращател  8 типа вращающегос  трансформатора или сельсина . На выходе фазовращател  8 образуетс  сигнал, фазовый сдвиг которого относительно опорного сигнала (фиг. 2а) - одной из фаз питани  фазовращател  8 - пропорционален угловому перемещению вала фазовращател  8, а следовательно, и перемещению механизма 24, св занного с валом фазовращател  8 через звено 23. Этот сигнал поступает на первый вход квантовател  9. На второй вход квантовател  9 проход т импульсы с выхода второго делител  3 частоты, которые используютс  дл  квантовани  по фазе выходного сигнала фазовращател  8. S1 На выходе квантовател  9 формируютс  узкие квантованные по фазе импуль сы (фиг. 2б), частота которых в зависимости от направлени  вращени  вала фазовращател  8 ниже или выше частоты опорного сигнала (фиг. 2а). Квантованные по фазе импульсы поступают на вход синхронизации ре1истра 10 и вход синхронизации счетчика 12 числа оборотов вала фазовращател  8, Эти импульсы в счетчике 12 числа оборотов вала фазовращател  8 используютс  дл  получени  сигналов направлени  счета из сигналов, поступающих на его информационный вход с выхода третьего делител  4 частоты. Выходной сигнал счетчика 12 числа оборотов вала фазовращател  8 поступает на адресный вход считывани  первого блока 13 пам ти. В первом блоке 13 пам ти хранитс  информаци , представл кща  собой коды перемещений, соответствующие началу оборотов вала фазовращател  в диапазоне контролируемых перемещеНИИ механизма 24. Содержимое блока 13 пам ти формируетс  из кодовой развертки п того делител  6 частоты, на счетный вход которого поступают с выхода второго делител  3 частоты импульсы, имеющие вес одной дискреты перемещени . Кодова  развертка, поступающа  на информационный вход блока 13 пам ти , соответствует максимальному перемещению механизма 24. Выборку из кодовой развертки необходимых кодовых значений и пере нос их в блок 13 пам ти осуществл ют импульсы, приход щие с первого выхода счетчика 14 числа периодов опорного сигнала на адресный вход записи блока 13 пам ти. Считывание информации из блока 1 пам ти обеспечиваетс  выходным сигналом счетчика 12 числа оборотов вала фазовращател  8. На выход блока 13 пам ти поступает информаци , представл юща  собой код перемещени , соответствующий началу текущег

оборота вала фазовращател -8.

Синхронизаци  работы второго 3 и п того 6 делнтелей частоты осуществл етс  импульсами, поступаницими на вход сброса делителей 3 и 6 частоты с выхода первого формировател  15, запускаемого сигналом с второго выхода счетчика 14 числа периодов опорсрответствующие началу формировани  сигналов А, В и С:

при коде О; при коде п; при коде М-п.

Сигналы а, b и с поступают с второго выхода дешифратора 17 на первый 5 ного сигнала при установке в нем нулевой кодовой комбинации. Переключение счетчика 14 числа периодов опорного сигнала производитс  с часто той опорного сигнала импульсами с выхода второго формировател  16, управл емого с первого выхода дешифратора 17. На первый и второй входы дешифратора 17 поступает соответственно с выхода третьего делител  4 частоты и второго выхода первого делител  2 частоты сигналы, образующие кодовую развертку (фиг. 2в) с количеством дискретных состо ний, равных М: где fgi - частота опорного сигнала; f2 - частота генератора 1. В дешифраторе 17 сигналы кодовой развертки (фиг. 2в) преобразуютс  в шесть сигналов, которые распредел ютс  по трем выходам дешифратора 17 следующим образом. На третьем выходе дешифратора 17 группируютс  логические сигналы А (фиг. 2г), В (фиг. 2д) и С (фиг. 2е), соответствующие трем участкам круговой диаграммы (фиг. 3), отражающей взаимосв зь между кодовой разверткой (фиг. 2в) и изменением углового положени  вала фазовращател  8: . А 1 при коде от О до п-1, М где п гт с округлением до ближайшего целого числа; В 1 при коде от п до М-п-1; С 1 при коде от М - п до М-1. Сигналы А, В и С поступают с третьего выхода дешифратора 17 на информационный вход узла пам ти 18, в котором фиксируетс  логический уровень этих сигналов в момент прихода квантованного по фазе импульса с выхода квантовател  9. На втором выходе дешифратора 17 группируютс  логические сигналы а ( фиг. 2ж), b (фиг. 2з) и с (фиг. 2и), вход коммутатора 19, а сигнал а, совпадающий с передним фронтом опор ного сигнала (фиг. 2а), дополнитель но поступает через первый выход де-т шифратора 17 на вход формировател  управл ющего счетчиком А числа пер одов опорного сигнала. Кодова  комбинаци , зафиксирован на  в блоке 18 пам ти, поступает на формирователь 20 кода операции и второй вход коммутатора 19, реализу щего логическую функцию D: D . где А , Вф и Сф - зафиксированные в узле пам ти 18 ло гические уровни сигналов А, В и С Коммутатор 19 пропускает на вход синхронизации четвертого делител  5 частоты один из сигналов а, b или с (фиг. 2к), который осуществл ет запись в четвертый делитель 5 частоты кода, поступающего на его вход пред установки с выхода арифметико-логического устройства 21, в качестве которого может быть использована, например, микросхема 155 ИПЗ. На второй вход арифметико-логического устройства 21 приходит с выхода бло ка 13 пам ти код L, соответствующи началу кодовой развертки дл  текущего i-ro оборота вала фазовращател  8. На третий вход арифметикологического устройства 21 поступает с задатчика 22 код п. На первый вход арифметико-логического устройс ва 21 с выхода формировател  20 поступает кодова  комбинаци , представл юща  дл  арифметико-логическо го устройства 21 код операции Е: Е , где Р - код операции вычитани  Q - код операции переноса инфор мации L с первого входа арифметико-логического устройства 21 на его выход; Р - код операции суммировани  L; +п. В зависимости от кода операции на первом входе арифметико-логического устройства 21 на его выходе образуетс  либо код L;, либо код LJ t п, что соответствует на фиг. 3 трем угловым положени м вала фазовращател  8 в пределах каждого оборота с кодовыми значени ми а, Ь, с. Величина кода на выходе арифметико-логического устройства 21 и момент переноса его в четвертый делиталь 5 частоты завис т от углового положени  вала фазовращател  8. При перемещени х механизма 24, которьм соответствует сектор А на диаграмме (фиг. 3), квантованный по фазе импульс (фиг. 2б) записывает в блок 18 пам ти единичный сигнал Am. Этот сигнал вызывает по вление на выходе формировател  20 кода операции вычитани , в результате чего на выходе арифметико-логического устройства 21 образуетс  код L| -п. Кроме того, сигнал Am разрешает прохождение через коммутатор 19 на вход синхронизации четвертого делител  5 частоты сигнала с (фиг. 2к), которьй обеспечивает запись в четвертый делитель 5 частоты кода , поступающего на его вход предустановки. При угловых положени х вала фазовращател  8, которым соответствует сектор В на диаграмме (фиг. 3), квантованный по фазе импульс (фиг. 2б) записывает в блок 18 пам ти единичный сигнал Вд). По сигналу Вл, формирователь 20 организует на первом входе арифметико-логического устройства 21 код операции переноса информации L- с второго входа арифметико-логического устройства 21 на его выход, а коммутатор 19 пропускает на вход синхронизации четвертого делител  5 частоты сигнал а (фиг. 2к), обеспечивающий запись в него кода L . Аналогично при угловых положени х вала фазовращател  В, которым соответствует сектор С на диаграьме (фиг. 3), квантованный по фазе импульс (фиг. 26) записывает в узел пам ти 18 единичный сигнал Qp. По сигналу Сл, формирователь 20 выдает на первый вход арифметико-логического устройства 21 код операции суммировани , который обеспечивает образование на выходе арифметико-логического устройства 21 кода L, +п, записываемого в че твертый делитель 5 частоты сигналом b (фиг. 2к), поступающим при зтом через коммутатор 19. Таким образом, в процессе перемещени  механизма 24 в пределах каждого оборота св занного с ним через звено 23 вала фазовращател  8 трижды происходит согласованное изменение величины кода, поступающего на вход предустановки четвертого делител  5 частоты, и момента поступлени  сигнала (фиг. 2к) на его вход синхронизации . Изменение момента переноса кода с выхода арифметико-логического устройства 21 в четвертый, делител 5 частоты, сопровождакщеес  коррекцией кода на величину ±п дискрет при угловых положени х вала фазовращател  8, соответствующих секторам А и С на диаграмме (фиг. 3), позвол ет обеспечить однозначное соответствие кодовой развертки (фиг. 2л) в четвер том делителе 5 частоты реальному перемещению механизма 24 в момент прихода квантованных по фазе импульсов (фиг. 26) на вход синхронизации регистра 10, с которого на выход ную шину 11 поступает информаци  (фиг. 2м) о текущем положении механизма 24. При этом сигналы (фиг. 2к) поступак цие с выхода коммутатора 19, не только никогда не совпадают во времени с квантованными по фазе импульсами (фиг. 26), но и отсто т от них практически всегда не менее чем на 1/3 периода опорного сигнала (фиг. 2а). Смещение во времени.момента форми ровани  сигналов (фиг. 2к) на выходе коммутатора 19, осуществл ющих запис в четвертый делитель 5 частоты начального кода развертки, по отношению к моменту прихода квантованных по фазе импульсов (4мг. 26) приводит к тому, что в предлагаемом устройстве не возникает необходимости выполнени  в течение одного и того же импульса генератора 1 более двух логичес их операций: считывани  кода с четвертого делител  5 частоты в регистр 10 и счета количества оборотов вала фазовращател  8 в счетчике 12, осуществл емых квантованными по фазе импульсами (фиг.-26). Поскольку в случае изменени  текущего количества оборотов вала фазовращател  8 смена начального кода развертки в четвертом делителе 5 частоты происходит только по сигналу (фиг. 2к) с выхода коммутатора 19, т.е. уже при другом импульсе генератора 1, то считывание кода с четвертого делител  5 частоты в регистр 10 и счет количества оборотов вала фазовращател  8 в счетчике 12 могут осуществл тьс  квантованными по фазе импульсами (фиг. 26) одновременно. В результате зтого максимальна  частота импульсов генератора 1 ограничиваетс  в предлагаемом устройстве только временем, необходимые дл  выпо11нени  одной логической операции. Поскольку в предлагаемом устройстве максимальна  частота генератора примерно в три раза превьш1ает максимальную частоту генератора в известном устройстве, то и точность преобразовани  перемещени  в код в предлагаемом устройстве оказьшаетс  примерно во столько же раз вьш1е, чем в известном устройстве. ГЛ П Г1П ГП П П П ПП П П П П П П П П П П П П I I i 11 I I I I I -л i

Фчг.2 ГП П Г t I I П ПП. П П г. П П П I t I I I I

Claims (1)

1. ПРЕОБРАЗОВАТЕЛЬ ПЕРЕМЕЩЕНИЯ В КОД, содержащий генератор, выход которого подключен к входу первого и счетному входу второго делителя частоты, первый выход первого делителя частоты через третий делитель частоты подключен к входу фазорасщепителя и информационному входу счетчика числа оборотов фазовращателя, выход фазорасщепителя через фазовращатель, вал которого является входом преобразователя, подключен к первому входу квантователя, выход второго делителя частоты подключен к счетным входам четвертого и пятого делителей частоты и второму входу квантователя, выход которого подключен к входам синхронизации счетчика числа оборотов и регистра, выход которого является выходом преобразователя, выход счетчика числа оборотов подключен к адресному входу считывания первого блока памяти, к информационному входу которого подключен выход пятого делителя частоты, а к адресному входу записи - первый вы- ход счетчика числа периодов опорного сигнала, второй выход счетчика числа периодов опорного сигнала че- рез первьй формирователь импульсов подключен к входам сброса второго 'и пятого делителей частоты, второй формирователь импульсов, выход которого подключен к входу счетчика числа периодов опорного сигнала, выход четвертого делителя частоты подключен к информационному входу регистра, отличающийся тем, что, с целью повышения точности пре,образователя, в него введены дешифратор, второй блок памяти, коммутатор, формирователь кода операции, арифметико-логическое устройство и задатчик кода, первый вход дешифра- ’ тора подключен к выходу третьего делителя частоты, второй вход - к второму выходу первого делителя частоты первый выход дешифратора подключен к входу второго формирователя импульсов, второй выход - к первому входу коммутатора и третий выход - к первому входу второго блока памяти, .выход которого подключен к второму входу коммутатора и через формирователь кода операции к первому входу арифметико-логического устройства, к второму входу* второго блока памяти подключен выход квантователя, выход коммутатора подключен к входу синхронизации четвертого делителя частоты, выход первого блока памяти подключен к второму входу арифметикологического устройства, выход задатчика кода подключен к третьему входу арифметико-логического устройства, выход которого подключен к входу предустановки четвертого делителя частоты.