SU1105885A1

SU1105885A1 - Translator from numerical-pulse code to seven-segment indicator code

Info

Publication number: SU1105885A1
Application number: SU833588783A
Authority: SU
Inventors: Иван Иванович Паньков
Original assignee: Ставропольское Высшее Военное Командное Училище Связи Им.60-Летия Великого Октября
Priority date: 1983-05-04
Filing date: 1983-05-04
Publication date: 1984-07-30

Abstract

ПРЕОБРАЗОВАТЕЛЬ Ч11СЛО-ИМПУЛЬ СНОГО КОДА В КОД СЕМИСЕГМЕНТНОГО ИНДИКАТОРА, содержащий группу элементов частичной дешифргщии, элемент И и шифратор, четыре выхода которого вл ютс соответственно с первого по.четвертый выходами преобразовател , отличающийс тем, что, с целью упрощени преобразовател , он содержит счетчик, группа элементов частичной дешифраций выполнена в виде группы из п ти элементов И, а шифратор выполнен . в виде п ти элементов ИЛИ, выходы которых вл ютс выходами с первого по п тый шифратора, выход п того элемента ИЛИ шифратора вл етс п тым выходом преобразовател , установочный вход которого соединен с единичными входами первого и второго разр дов счетчика и с нулевыми входами третьего и четвертого разр дов счетчика , счетный вход которого вл етс информационным входом преобразовател , причем единичный выход первого разр да счетчика соединен с первыми входс1ми первого, второго и третьего элементов И группы, нулевой выход первого разр да счетчика соединен с первыми входами четвертого и п того элементов И группы, единичный выход второго разр да счетчика соединен с вторыми входами первого и третьего элементов И группы, нулевой выход второго раз ща счетчика соединен с вторыми входами второго и четвертого элементов И группы и с первым входом элемента И, второй вход которого соединен с выходом п того элемента И групгы, второй вход которого соединен с единичным выходом третьего разр да счетчика и с третьими входами первого и второго элементов И группы, нулевые выходы третьего и четвертого разр дов счетчикаg § соединены соответственно с третьими kn входами третьего и четвертого элементов И группы, выход первого элементу И группы соединен с первыми, входами первого, второго и третьего элементов ИЛИ шифратора, вторые вхо-а ды которых соединены соответственно с выходом элемента И, выходом четвертого элемента И группы и нулевым выходом первого разр да счетчика, вы .ходы второго и третьего элементов И. группы соединены соответственно с ел первыми входами четвертого и п того СХ) элементов ИЛИ шифратора, вторые входы 00 которых соединены с выходом четвертого элемента И группы, третий ел вход четвертого элемента ИЛИ шифратора соединен с выходом п того элемента И группы, единичный выход четвертого разр да счетчика и выход второго элемента И группы вл ютс шестым и седьмым выходами преобразовател .CONVERTER CH11SLO momentum waist-CODE CODE The seven segment display comprising a group of elements partial deshifrgschii, and an AND encoder, four outputs of which are respectively the first po.chetverty output transducer, characterized in that, in order to simplify the converter, it comprises a counter, the group of elements of partial decryption is made as a group of five AND elements, and the encoder is made. in the form of five OR elements, the outputs of which are outputs from the first to fifth encoder, the output of the fifth element OR encoder is the fifth output of the converter, the setup input of which is connected to the single inputs of the first and second bits of the counter and with zero inputs of the third and the fourth bit of the counter, the counting input of which is the information input of the converter, with the unit output of the first bit of the counter connected to the first inputs of the first, second and third elements of the group, the zero output of the first The counter of the counter is connected to the first inputs of the fourth and fifth elements of the AND group, the single output of the second counter of the counter is connected to the second inputs of the first and third elements of the AND group, the zero output of the second time counter of the counter is connected to the second inputs of the second and fourth elements of the AND group and with the first input element And, the second input of which is connected to the output of the fifth element And group, the second input of which is connected to the unit output of the third digit of the counter and with the third inputs of the first and second elements And group, zero The third and fourth bits of the counter g are connected to the third kn inputs of the third and fourth elements of the AND group, the output of the first element of the AND group is connected to the first, inputs of the first, second and third elements of the OR encoder, the second inputs of which are connected respectively to the output of the element I, the output of the fourth element of the group I and the zero output of the first counter of the counter, the outputs of the second and third elements of the group I. are connected respectively to the first inputs of the fourth and fifth CX) elements OR encoder, the second inputs 00 of which are connected to the output of the fourth element AND of the group, the third ate input of the fourth element OR of the encoder connected to the output of the fifth element AND of the group, the single output of the fourth digit of the counter and the output of the second element AND of the group are the sixth and seventh outputs of the converter .

Description

Изобретение относитс к цифровой вычислительной технике и может быть использовано в различных цифровых измерительных приборах и системах управлени . Известен преобразователь кодов (2-4-2-1 и 8-4-2-1) в код семисегментного индикатора, содержащий дешифратор и огафратор на логических элементах И-НЕ tl. Недостатком этого преобразовател вл етс сложность, так как он содержит не менее п тнадцати логических элементов И-НЕ. Наиболее близким по технической сущности и схемному построению к предложенному вл етс преобразователь двоично-дес тичного кода в код семисегментного индикатора, содержа адий дешифратор на четырех элементах И-НЕ, два элемента 2И-2ИЛИ-НЕ, два элемента И-НЕ и шифратор на п ти элементах И-НЕ, причем три входа пер вого элемента И-НЕ соединены соответ ственно с первым, вторым и четверты информационными входами, три входа второго и третьего элементов И-НЕ соединены соответственно с третьим, п тым, седьмым и с третьим, четвертым и шестым информационными входам четвертый элемент И-НЕ; своими двум входами соединен соответственно с вторым и п тым информационными входами, два входа шестого элемента И-НЕ соединены соответственно с выхо дами первого и второго элементов И-Н оба входа седьмого элемента И-НЕ сое динены соответственно с выходом шес того элемента И-НЕ и с седьмым информационным входом преобразовател оба входа по И первой структуры первого элемента 2И-2ИЛИ-НЕ соединены соответственно с выходами седьмого и третьего элементов И-НЕ, оба входа по И второй структуры первого элемен та 2И-2ИЛИ-НЕ обьединены и соединены с п тым информационным входом преобразовател , оба входа восьмого элемента И-НЕ соединены соответствен но к выходам седьмого и четвертого элементов И-НЕ, оба входа п того эле мента И-НЕ соединены соответственно с выходом восьмого элемента И-НЕ и с шестым информационным входом преобразовател , оба входа дев того элемента И-НЕ объединены и соединены с выходом п того элемента И-НЕ, оба входа дес того элемента И-НЕ соединены соответственно с шестым информа ционным входом преобразовател и с выходом третьего элемента И-НЕ, оба входа одиннадцатого элемента И-НЕ соединены соответственно с выходами седьмого и третьего элементов И-НЕ, оба входа по И первой структуры вто . рого элемента) 2И-2ИЛИ-НЕ объединены и соединены с выходом одиннадцатого элемента И-НЕ, оба входа по И второй структуры второго элемента 2И-2ИЛИ-НЕ объединены и соединены с вторым информационным входом преобразовател , а выходы шестого, восьмого , дев того, дес того, одиннадцатого элементов И-НЕ и обоих элементов 2И-2ИЛИ-НЕ соединены с соответствующими сегментами индикатора }. Недостатком известного преобразовател вл етс его относительна сложность, так как он содержит два сложных логических элемента 2И-2ИЛИ-НЕ, усложн ющих его устройство, и имеет многоступенчатые функцкл возбуждени сегментов индикатора, Цель изобрегеки - упрощение преобразовател . Поставленна цель достигаетс тем, что преобразователь число-импульсного кода в код семисегментного индикатора , содержаишй группу элементов частичной дешифрации, элемент И и шифратор, четыре выхода которого вл ютс соответственно с первого по четвертый выходами преобразовател , содержит счетчик, группа элементов частичной дешифрации выполнена в виде группы из п ти элементов и, а шифратор выполнен в виде п ти элементов ИЛИ, выходы которых вл ютс выходами с первого по п тый шифратора, выход п того элемента ИЛИ шифратора вл етс п тым выходом преобразовател , установочный вход которого соединен с единичными входами первого и второго разр дов счетчика и с нулевыми входами третьего и четвертого разр дов счетчика, счетный вход которого вл етс информационным входом преобразовател , причем единичный выход первого разр да счетчика соединен с первыми входами первого, второго и третьего элементов И группы, нулевой выход первого разр да счетчика соединен с первыми входами четвертого и п того элементов И группы, единичный выход второго разр да счетчика соединен с вторыми входами первого и третьего элементов И группы, нулевой выход второго разр да счетчика соединен с вторыми входами второго и четвертого элементов И группы и с первым входом элемента И, второй вход которого соединен с выходом п того элемента И группы, второй вход которого соединен с единичным выходом третьего разр да счетчика и с третьи ми входами первого и второго элементов И группы, нулевые выходы третьего и четвертого разр дов счетчика соединены соответственно с третьими входами третьего и четвертого элементов И группы, выход первого элемента И группы соединен с первыми входами первого, второго и третьего элементов ИЛИ шифратора, вторые входы которых соединены соответственно с выходом элемента И, выходом четвертого элемента И группы и.нулевым выходом первого разр да счетчика, выходы второго и третьего элементов И группы соединены соответственно с первыми входами четвертого и п того : лементов ИЛИ шифратора, вторые входы которых соединены с выходом четвертого элемента И группы, третий вход четвертого элемента ИЛИ шифратора соединен с выходом п того элемента И группы, единичный выход четвертого разр да счетчика и выход второго элемента И группы вл ютс шестым и седьмым выходами преобразовател . На чертеже представлена блок-схема преобразовател число-импульсного кода в код семисегментного индикатора . Преобразователь содержит счетчик на триггерах 1-4, соединенных между собой дл работы в коде 8-4-2-1, счетный вход 5, соединенный со счетным входом счетчика, и вход б дл установки счетчика в исходное состо ние, соответствующее состо нию триггеров ООН, т.е. третьей тетраде, группу элементов И 7-11, элемент И 12, шифратор на элементах ИЛИ 1317 и семь выходов А, В, С, D, Е, F, G. Преобразователь работает в соответствии с таблицей, в первой колонк которой указан номер входного импуль са, в колонках 2-5 - пор док переклю чений счетчика (импульсов), а в колонках 6-12 - значени выходных функций преобразовател (А, В, С, D Е, F, G). В результате функции выходов преобразовател на гашение сегментов цифрового индикатора могут быть за писаны в виде: А , + , В Q, С , Б g.QjQj - Q,Q,Q, Е Q,+ ,, F Q-, QiQjQ, 0,ОД G Q. - Q. Дл реализации логической схемы преобразовател на логических элементах И-НБ все элементы И 7-12 и ИЛИ 13-17 можно заменить элементами И-НЕ, при этом св зь между выходом элемента И 11 и входом элемента И 8 целесообразно устранить, элемент И 8 заменить трехвходовым элементом И-НЕ, входы которого соедин ютс с пр мым и инверсными выходами соответственно триггеров 3, 2 и 1, выход восьмого логического элемента И-НЕ соединить через инвертор с выходом С преобразовател . Наличие новых св зей между счетчиками (импульсов) и входами -логических элементов первой ступени и новой комбинации логических элементов с соответствующими св з ми между ними в комбинационной части преобра-эовател , а также наличие входа дл установки триггеров счетчика в исходное состо ние, соответствующее третьей тетраде (ООН) позвол ет использовать счетчики, работающие в стандартном коде 8-4-2-1, уменьшить ступенчатость выходных функций преобразовател , уменьшить число логических элементов комбинационной части преобразовател до отиннадцати штук, общее число их входов до двгщцати восьми и количество внутрисхемных соединений, что упрощает устройство и повышает его экономичность .The invention relates to digital computing and can be used in various digital measuring devices and control systems. A known code converter (2-4-2-1 and 8-4-2-1) into a seven-segment indicator code, comprising a decoder and an on-gate indicator on the AND-NOT tl logic elements. The disadvantage of this converter is complexity, since it contains not less than fifteen NAND gates. The closest in technical essence and circuit construction to the proposed one is a converter of a binary-decimal code into a seven-segment indicator code, containing an ady decoder on four AND-NES elements, two 2I-2 OR-NOT elements, two IS-NOT elements and an encoder on n These elements are NOT-NOT, with three inputs of the first element AND-NOT connected respectively to the first, second and fourth information inputs, three inputs of the second and third elements AND-NOT are connected respectively to the third, fifth, seventh and third, fourth and the sixth information main inputs are the fourth NAND element; its two inputs are connected respectively to the second and second information inputs, two inputs of the sixth AND-NOT element are connected respectively to the outputs of the first and second AND-H elements, both inputs of the seventh AND-NO element are connected respectively with the output of the sixth AND-NOT element and with the seventh information input of the converter, both inputs of AND of the first structure of the first element 2I-2ILI-NOT are connected respectively to the outputs of the seventh and third elements of AND-NO, both inputs of AND of the second structure of the first element 2I-2, OR-NOT connected and connected with the fifth information input of the converter, both inputs of the eighth element AND-NO are connected respectively to the outputs of the seventh and fourth elements AND-NOT, both inputs of the fifth element AND-NOT are connected respectively with the output of the eighth element AND-NOT and with the sixth information input the converter, both inputs of the ninth NAND element are combined and connected to the output of the fifth NAND element, both inputs of the ten NI element are connected respectively to the sixth information input of the converter and to the output of the third NAND element, both inputs are one or more The entire AND-NAND element is connected respectively to the outputs of the seventh and third AND-NOT elements, both inputs from AND to the first structure of the second. element 2I-2ILI-NOT combined and connected to the output of the eleventh element AND-NOT, both inputs of AND the second structure of the second element 2I-2ILI-NOT combined and connected to the second information input of the converter, and the outputs of the sixth, eighth, ninth, the tenth, eleventh NAND elements and both 2I-2, OR-NOT elements are connected to the corresponding indicator segments}. A disadvantage of the known converter is its relative complexity, since it contains two complex logic elements 2I-2ILI-NOT, which complicate its device, and has multi-stage functions for driving indicator segments, the purpose of which is to simplify the converter. The goal is achieved by converting the number-pulse code into the seven-segment indicator code, containing the group of partial decryption elements, the AND element and the encoder, the four outputs of which are respectively the first to the fourth outputs of the converter, contains a counter, the group of partial decryption elements is in the form groups of five elements and, and the encoder is made in the form of five elements OR, whose outputs are outputs from the first to fifth encoder, the output of the fifth element OR encoder is the The output of the converter, the setup input of which is connected to the single inputs of the first and second bits of the counter and the zero inputs of the third and fourth bits of the counter, the counting input of which is the information input of the converter, the single output of the first digit of the counter connected to the first inputs of the first, the second and third elements of the AND group, the zero output of the first discharge of the counter is connected to the first inputs of the fourth and fifth elements of the AND group, the single output of the second discharge of the counter is connected to the second inputs of the first and third elements of the group I, the zero output of the second discharge of the counter is connected to the second inputs of the second and fourth elements of the group I and the first input of the element I, the second input of which is connected to the output of the fifth element of the group I, the second input of which is connected to the unit the output of the third digit of the counter and the third inputs of the first and second elements of the AND group, the zero outputs of the third and fourth bits of the counter are connected respectively to the third inputs of the third and fourth elements of the group I, o The first elements of the group AND are connected to the first inputs of the first, second and third elements of the OR encoder, the second inputs of which are connected respectively to the output of the element AND, the output of the fourth element AND of the group and the zero output of the first discharge of the counter, the outputs of the second and third elements of the group AND respectively, with the first inputs of the fourth and the fifth: the elements of the OR encoder, the second inputs of which are connected to the output of the fourth element AND of the group, the third input of the fourth element OR of the encoder is connected to the output of the fifth ele cient and the group output of the fourth unit discharge counter and the output of the second AND gate group are the sixth and seventh output transducer. The drawing shows a block diagram of the converter number-pulse code in the code of the seven-segment indicator. The converter contains a counter on triggers 1-4 interconnected for operation in code 8-4-2-1, a counting input 5 connected to the counting input of a counter, and an input b for setting the counter to its initial state corresponding to the state of the UN triggers i.e. the third tetrad, the group of elements And 7-11, the element And 12, the encoder on the elements OR 1317 and the seven outputs A, B, C, D, E, F, G. The converter operates in accordance with the table, the first column of which contains the number of the input pulse, in columns 2-5, the order of counter switchings (pulses), and in columns 6-12, the values of the output functions of the converter (A, B, C, D, E, F, G). As a result, the functions of the transducer outputs for blanking digital display segments can be written in the form: A, +, Q Q, C, B g.QjQj - Q, Q, Q, Е Q, + ,, F Q-, QiQjQ, 0 , OD G Q. - Q. For the implementation of the logic circuit of the converter on the logical elements I-NB, all elements AND 7-12 and OR 13-17 can be replaced with AND-NOT elements, while the connection between the output of the element 11 and the input of the element AND 8 it is advisable to eliminate the element AND 8 to replace the three-input element AND-NOT, the inputs of which are connected to the direct and inverse outputs respectively of the flip-flops 3, 2 and 1, the output of the eighth NAND gate is not connected through an inverter to the output of the transmitter. The presence of new connections between the counters (pulses) and the inputs of the-logic elements of the first stage and the new combination of logic elements with the corresponding connections between them in the combinational part of the converter-euvatel, as well as the presence of an input for setting the counter triggers to the initial state the tetrade (UN) allows the use of counters operating in the standard code 8-4-2-1, reducing the aliasing of the output functions of the converter, reducing the number of logic elements in the combinational part of the converter About twelve pieces, the total number of inputs to two eight and the number of in-circuit connections, which simplifies the device and increases its efficiency.

О ОOh oh

о оoh oh

1 212

о 1about 1

1 о1 o

ОABOUT

7 87 8

О ОOh oh

о оoh oh

оabout

9 109 10

ОABOUT

о оoh oh

1one

ОABOUT

1one

оabout

о 1about 1

о оoh oh

1one

о 1about 1

о оoh oh

1 о1 o

оabout

1one

Claims

A NUMBER-PULSE CODE CONVERTER TO A 7-SEGMENT INDICATOR CODE, containing a group of partial decryption elements, an I element and an encoder, the four outputs of which are the first and fourth outputs of the converter, distinguishing me with the fact that, in order to simplify the converter, it contains a counter , the group of partial decryption elements is made in the form of a group of five AND elements, and the encoder is made in the form of five OR elements, the outputs of which are the first to fifth encoder outputs, the output of the fifth AND element And the encoder is the fifth output of the converter, the installation input of which is connected to the unit inputs of the first and second bits of the counter and with zero inputs of the third and fourth bits of the counter, the counting input of which is the information input of the converter, and the single output of the first bit of the counter is connected to the first inputs of the first, second and the third elements of the And group, the zero output of the first category of the counter is connected to the first inputs of the fourth and fifth elements of the And group, a single output of the second category the counter is connected to the second inputs of the first and third elements of the And group, the zero output of the second category of the counter is connected to the second inputs of the second and fourth elements of the And group and the first input of the element And, the second input of which is connected to the output of the fifth element And the group, the second input of which is connected to a single output of the third category of the counter and with the third inputs of the first and second elements of the AND group, the zero outputs of the third and fourth bits of the counter ^ are connected respectively to the third inputs of the third and fourth elements Comrade And Group, the output of the first element of And Group is connected to the first. the inputs of the first, second and third elements of the OR encoder, the second inputs of which are connected respectively to the output of the element AND, the output of the fourth element of the group AND the zero output of the first digit of the counter, you, the outputs of the second and third elements of the group are connected respectively to the first inputs the fourth and fifth elements of the OR encoder, the second inputs of which are connected to the output of the fourth element of the And group, the third input of the fourth element of the encoder is connected to the output of the fifth element of the And group, a single output of the fourth category Yes, the counter and the output of the second element AND groups are the sixth and seventh outputs of the Converter.