Claims (1)
Формула изобретенияClaim
Цифровой генератор функций, содержащий блок памяти, первый счетчик, элементы И, НЕ, отличающийся тем, что, с целью повышения точности, в него введены второй счетчик, двухканальный мультиплексор, дешифратор, сумматор, регистр, триггер, элемент ИЛИ, группа элементов ИЛИ, первая и вторая группы элементов И-НЕ, группа элементов И, причем вход записи первого счетчика и установочные входы второго счетчика и триггера объединены и сое9 динены с установочным входом генератора, число-импульсный вход которого подключен к тактовому входу регистра, первому входу элемента ИЛИ, счетному входу второго счетчика и инверсным стробирующим 5 входам первого и второго каналов мультиплексора, выход кода модуля приращения функции блока памяти соединен с входом первого слагаемого сумматора, входы старших и младших разрядов второго слагаемо- 10 го которого соединены с выходами соответственно элементов И-НЕ второй группы и элементов И группы, вход переноса сумматора соединен с входом логического 0” генератора, выход длины участка 15 аппроксимации функции генератора соединен с адресным входом мультиплексора и входом дешифратора, инверсные выходы которого подключены к первым входам элементов ИЛИ группы, вторые входы элемен- 20 тов ИЛИ которой объединены с вторым входом элемента ИЛИ. первыми сходами элемента И-НЕ, элементов И-НЕ первой группы, элементов И группы и подключены.A digital function generator containing a memory unit, a first counter, AND, NOT elements, characterized in that, in order to increase accuracy, a second counter, a two-channel multiplexer, a decoder, an adder, a register, a trigger, an OR element, an OR element group are introduced into it, the first and second groups of AND-NOT elements, the group of AND elements, and the recording input of the first counter and the installation inputs of the second counter and trigger are combined and connected to the installation input of the generator, the pulse number input of which is connected to the clock input of the register, the first the input of the OR element, the counting input of the second counter and the inverse gate 5 inputs of the first and second channels of the multiplexer, the output of the code of the increment module of the function of the memory block is connected to the input of the first term of the adder, the inputs of the upper and lower bits of the second term of which are connected to the outputs of the elements AND NOT the second group and the elements AND groups, the adder transfer input is connected to the logic 0 ”generator input, the output of the length of the approximation section of the generator function 15 is connected to the multiplex address input Ksor and the input of the decoder, the inverted outputs of which are connected to first inputs of OR group elements, the second inputs of OR comrade elements 20 which are combined with a second input of the OR gate. the first descents of an AND-NOT element, AND-NOT elements of the first group, AND elements and groups are connected.
к выходу триггера, счетный вход которого 25 соединен с выходом элемента И, первый вход которого соединен с выходом элемента ИЛИ, а второй вход объединен со счетным входом первого счетчика и подключен к выходу элемента НЕ, вход которого соединен 30 с выходом первого канала мультиплексора, выход второго канала которого является выходом число-импульсного кода функции генератора, информационный вход и выход первого счетчика соединены соответственно с кодовым входом генератора и входом блока памяти, выход знакового разряда которого является выходом знака число-импульсного кода функции генератора, выходы переполнений старших разрядов второго счетчика соединены с информационными входами первого канала мультиплексора, информационные входы второго канала которого соединены с выходом переполнения и выходами старших разрядов кодовою выхода сумматора, соединенного с > информационным входом регистра, выходы старших и младших разрядов которого соединены с вторыми входами элемента И-НЕ, элементов И-НЕ первой группы и вторыми входами элементов И группы соответственно, выходы элементов И-НЕ первой группы и элемента И-НЕ соединены с первыми входами элементов И-НЕ второй группы, вторые входы элементов И-НЕ которой подключены к выходам элементов ИЛИ. инвереные выходы дешифратора, кроме старшего разряда, соединены с третьими входами элементов И-НЕ первой группы.to the output of the trigger, the counting input of which 25 is connected to the output of the AND element, the first input of which is connected to the output of the OR element, and the second input is combined with the counting input of the first counter and connected to the output of the element NOT, the input of which is connected 30 to the output of the first channel of the multiplexer, output the second channel of which is the output of the number-pulse code of the generator function, the information input and the output of the first counter are connected respectively to the code input of the generator and the input of the memory block, the sign of which is by the output of the sign of the number-pulse code of the generator function, the overflow outputs of the upper bits of the second counter are connected to the information inputs of the first channel of the multiplexer, the information inputs of the second channel of which are connected to the overflow output and the outputs of the upper bits of the adder code output connected to the> information input of the register, the outputs of the senior and the least significant bits of which are connected to the second inputs of the AND element, the AND elements of the first group and the second inputs of the AND elements, respectively, the outputs of the ntov AND-NO element and the first group of AND-NO element are connected to first inputs of AND-NO elements of the second group, the second inputs of AND-NO elements are connected to the outputs of OR elements. the inverted outputs of the decoder, in addition to the senior level, are connected to the third inputs of the AND-NOT elements of the first group.
иг.ig.