SU1119002A1

SU1119002A1 - Translator from serial code to parallel code

Info

Publication number: SU1119002A1
Application number: SU833605972A
Authority: SU
Inventors: Анатолий Анатольевич Самчинский; Борис Григорьевич Шаров
Original assignee: Предприятие П/Я В-8751
Priority date: 1983-04-15
Filing date: 1983-04-15
Publication date: 1984-10-15

Abstract

ПРЕОБРАЗОВАТЕЛЬ ПАРАЛЛЕЛЬНОГО КОДА В ПОСЛЕДОВАТЕЛЬНЫЙ, содержащий первый регистр сдвига, входы разр дов которого соединены с соответствующими входными шинами, первый генератор импульсов, выход которого соединен с входом сдвига первого регистра сдвига, депмфратор нул , первый вькод которого соединен с первым входом первого генератора импульсов, и коммзп-атор, о тлйчающийс тем, что, с целью расширени функциональных возможностей , в него введены счетчик, ;дешифратор, второй генератор импульсов и второй регистр сдвига, входы разр дов которого соединены с соответствующими входными шинами , а выходы - с входами дешифратора нул , первый выход которого подi ключен к первому управл ющему выходу преобразовател и управл ющему входу дешифратора, а второй выход соединен с входом второго генератора импульсов, выход которого соединен с входом сдвига второго регистра сдвига и входом пр мого счета счетчика, вход обратного счета которого соединен с выходом первого генератора импульсов, при этом : выход переполнени счетчика подключен к второму входу первого генератора импульсов и второму управл ющему выходу преобразовател , а выходы разр дов счетчика соединены с (Л входами дешифратора, выходы которого соединены с управл ющими входами коммутатора, информационные входы которого соединены с выходами разр дов первого регистра сдвига, кроме выхода младшего разр да, а выход коммутатора соединен с выходом преобразовател , кроме того, тановочные входы первого и второго О регистров сдвига, счетчика и дешифо кэ ратора подключены к установочному входу преобразовател .PARALLEL CODE CONVERTER TO SEQUENTIAL, containing the first shift register, the bit inputs of which are connected to the corresponding input buses, the first pulse generator, the output of which is connected to the shift input of the first shift register, depfrator zero, the first code of which is connected to the first input of the first pulse generator, and a com-mandator, which is due to the fact that, in order to expand its functionality, a counter,; a decoder, a second pulse generator and a second shift register, the inputs The ports are connected to the corresponding input buses, and the outputs are connected to the inputs of the decoder zero, the first output of which is connected to the first control output of the converter and the control input of the decoder, and the second output is connected to the input of the second pulse generator, the output of which is connected to the input of the second shift the shift register and the input of the forward counting counter, the counting input of which is connected to the output of the first pulse generator, wherein: the counter overflow output is connected to the second input of the first generator pulses and the second control output of the converter, and the outputs of the counter bits are connected to (L inputs of the decoder, the outputs of which are connected to the control inputs of the switch, the information inputs of which are connected to the outputs of the bits of the first shift register, except for the lower-order bits, and the output the switch is connected to the output of the converter; in addition, the trigger inputs of the first and second O shift registers, the counter and the decrypter of the cylinder are connected to the installation input of the converter.

Description

1 . Изобретение относитс к импульс ной технике и может найти применение в системах передачи данных по цифровым каналам с преобразованием параллельного кода в последовательный . Известен преобразователь параллельного кода в последовательный, содержащий регистр сдвига, дешифратор нул , выходы которого соединены с выходами разр дов регистра сдвига, за исключением старшего, генератор импульсов, управл ющий вход которого соединен с выходом дешифратора нул , а выход генерато ра импульсов соединен с входом сдвига, выход старшего разр да регистра сдвига соединен с информационным выходом преобразовател L Недостаток данного преобразоват л состоит в невозможности преобра зовани чисел с различными форматами (различным числом разр дов). Наиболее близким к изобретению вл етс преобразователь параллель ного кода в последовательный, содержащий первый регистр сдвига, входы разр дов которого соединены с соответствуннцими входными шинами первый генератор импульсов, выход которого соединен с входом сдвига первого регистра сдвига,, дешифратор нул , первый выход которого со динен с первым входом первого гене ратора импульсов, а входы с выхода ми разр дов регистра сдвига, и ком татор, выходы которого соединены с соответствующими разр дами регистр сдвига Г 2 3. Недостатками известного преобра зовател вл ютс сложность записи в регистр сдвига кода при изменени его формата (т.е. сложность совмещени старшего разр да формата код с ti-ым разр дом регистра сдвига п изменении первого), необходимость предварительной информации о форма те преобразуемого кода. Цель изобретени - расширение, функциональных возможностей преобразовател . Поставленна цель достигаетс тем, что в преобразователь параллел ного кода в последовательный, содержащий первый регистр сдвига, входы разр дов которого соединены с соответствующими входными шинами первый генератор импульсов, выход к 022 торого соединен с входом сдвига первого регистра сдвига, дешифратор нул , первьпЧ выход которого соединен с первым входом первого генератора импульсов, и коммутатор введены счетчик, дешифратор, второй генератор импульсов и второй регистр сдвига , входы разр дов которого соединены с соответствующими входными шинами, а выходы - с входами дешифратора нул , первый вьпсод которого подключен к первому управл ющему выходу преобразовател и управл ющему входу дешифратора, а второй выход соединен с входом второго генератора импульсов, выход которого соединен с входом сдвига второго регистра сдвига и входом пр мого счета счетчика, вход обратного счета которого соединен с выходом первого генератора импульсов, при этом выход переполнени счетчика подключен к второму входу первого генератора импульсов и второму управл ющему выходу преобразовател , а выходы разр дов счетчика соединены с входами дешифратора, выходы которого соединены с управл ющими входами коммутатора, информационные входы которого соединены с выходами разр дов первого регистра сдвига, кроме выхода младшего разр да, а выход коммутатора соединен с вькодом преобразовател , кроме того, установочные входы первого и второго регистров сдвига, счетчика и дешифратора подключены к установочному входу преобразовател . На чертеже приведена блок-схема преобразовател . Выходы разр дов счетчика 1 соединены с входами дешифратора 2, выхо- . ды которого соединены с управл ющими входами коммутатора 3. Информационные входы последнего соединены с выходами разр дов первого регистра 4 сдвига, кроме младшего разр да. Входы дешифратора 5 нул соединены с выходами разр дов второго регистра 6 сдвига. Первьй вход первого генератора 7 импульсов и вход.втог рого генератора 8 импульсов соединены соответственно с первым и вторым выходами дешифратора 5 нул . Входы разр дов регистров 4 и 6 сдвига соединены с соответствующими входными шинами 9, выход коммутатора 3 соединен с выходом 10 преобразовате 3 л , первый выход дешифратора 5 нул соединен с управл ющим входом дешифратора 2 и первым управл ющим выходом 11 преобразовател . Выход переполнени счетчика 1 соединен с вторым входом первого генератора 7 импульсов и вторым управл ющим выходом 12 преобразовател . Установо ный вход 13 преобразовател соедин с установочными входами счетчика 1 дешифратора 2 и регистров 4 и 6 сд га. Выходы первого и второго гене раторов 7 и 8 импульсов соединены с входами обратного и пр мого счета счетчика 1, соответственно, а также с входами сдвига первого и второго регистров А и 6 сдвига соответственно . Коммутатор 3 выполнен на логических элементах И и ИЛИ и осущест л ет коммутацию выхода одного из разр дов регистра 4 сдвига на выход 10 преобразовател в соответст вии с кодом на выходе дешифратора 2. Преобразователь работает следую щим образом. Преобразуемый параллельный код вводитс с входных шин 9 в разр ды первого 4 и второго регистров 6 сдвига. Разр ды преобразуемого код и разр ды первого и второго регист ров 4 и 6 сдвига совмещаютс по пе вому (младшему) разр ду. При этом дешифратор 5 нул снимает запрещающий потенциал с второго генератора 8 импульсов, так как содержимое разр дов второго регистра 6 сдвига не вл етс нулевым, на пер вом же генераторе 7 импульсов запр щающий потенциал с первого выхода дешифратора 5 нул присутствует. Импульсы максимальной частоты с выхода второго генератора 8 импуль сов поступают на вход сдвига второго регистра 6 сдвига и на вход пр мого счета счетчика 1. Сдвиг пр должаетс до .тех пор, пока все разр ды второго регистра 6 сдвига не обнул тс . С второго выхода дешифратора 5 нул ,на второй .генератор 8 импульсов подаетс запрещающий потенциал, а с первого т 024 нератора 7 импульсов запрещающий потенциал снимаетс . В то же врем по отрицательному перепаду напр жени на первом выходе дешифратора 5 нул происходит дешифраци содержимого счетчика 1 дешифратором 2. Содержимое счетчика 1 соответствует формату преобразуемого кода, записанного в первьй регистр А сдвига. Коммутатор 3 производит коммутацию выхода одного из разр дов первого регистра 3 сдвига на выход 10 преобразовател в соответствии с кодом на выходе дешифратора 2. С выхода первого reaei aтора 7 импульсов тактовые импульсы поступают на вход сдвига первого регистра 4 сдвига и на вход обратного счета счетчика 1. Сдвиг преобразуемого кода в первом регистре 4 сдвига продолжаетс до тех пор, пока все разр ды счетчика 1 не обнул тс . Это происходит тогда, когда весь записанный в первый регистр 4 сдвига параллельный код вьщаетс с соответствующего разр да на выход 10 преобразовател . С выхода переполнени счетчика 1 на первый генератор 7 импульсов подаетс запрещающий потенциал и генератор 7 прекращает продвижение кода по первому регистру 4 сдвига. Отрицательный перепад напр жени на выходе 11 характеризует начало преобразовани , а отрицательный перепад напр жени на выходе 12 конец преобразовани . Это дает возможность зафиксировать начало и конец любой кодовой посылки на выходе 10. После каждого преобразовани необходимо подать на вход 13 импуд}ьс начальной установки. Изобретение обеспечивает преобразование параллельного кода в последовательный без предварительной информации о формате первого, а также устран ет необходимость совмещени старшего разр да формата кода с h-ым разр дом регистра сдвига при изменении формата кода, что расшир ет функциональные возможности устройства.one . The invention relates to a pulse technique and can be used in data transmission systems over digital channels with parallel-to-serial code conversion. A known parallel-to-serial code converter, containing a shift register, a zero decoder, the outputs of which are connected to the outputs of the bits of the shift register, with the exception of the senior one, a pulse generator, the control input of which is connected to the output of the decoder zero, and the output of the pulse generator is connected to the input of shift , the output of the higher bit of the shift register is connected to the information output of the converter L The disadvantage of this converter is the impossibility of converting numbers with different formats (pa personal number of bits). The closest to the invention is a parallel-to-serial code converter, which contains the first shift register, the bit inputs of which are connected to the corresponding input buses by the first pulse generator, the output of which is connected to the shift input of the first shift register, the decoder zero, the first output of which is with the first input of the first pulse generator, and the inputs from the outputs of the shift register bits, and the switch, whose outputs are connected to the corresponding bits of the shift register G 2 3. Disadvantages from A conventional converter is the difficulty of writing to the shift code register when changing its format (i.e., the complexity of combining the higher format bit of the code with the ti-th bit of the shift register and changing the first one), the need for preliminary information about the form of the code being converted. The purpose of the invention is to expand the functionality of the converter. The goal is achieved by the fact that in a parallel-to-serial code converter, containing the first shift register, the bit inputs of which are connected to the corresponding input buses, the first pulse generator, the output to 022 of which is connected to the shift input of the first shift register, the decoder is zero, the first frequency output of which connected to the first input of the first pulse generator, and the switch has a counter, a decoder, a second pulse generator, and a second shift register, the bit inputs of which are connected to the corresponding the output busbars, and the outputs are with the inputs of the decoder zero, the first output of which is connected to the first control output of the converter and the control input of the decoder, and the second output is connected to the input of the second pulse generator, the output of which is connected to the shift input of the second shift register and the direct input a counter, whose countdown input is connected to the output of the first pulse generator, while the counter overflow output is connected to the second input of the first pulse generator and the second control output The user and the bits of the counter are connected to the inputs of the decoder, the outputs of which are connected to the control inputs of the switch, the information inputs of which are connected to the outputs of the bits of the first shift register, except for the low-order bit, and the switch output is connected to the converter's code, moreover, The installation inputs of the first and second shift registers, the counter and the decoder are connected to the converter installation input. The drawing shows a block diagram of the Converter. The outputs of the bits of counter 1 are connected to the inputs of the decoder 2, output. The ports of which are connected to the control inputs of the switch 3. The information inputs of the latter are connected to the outputs of the bits of the first register 4 shift, except the low bit. The inputs of the decoder 5 zero are connected to the outputs of the bits of the second register 6 of the shift. The first input of the first generator of 7 pulses and the input of the second generator of 8 pulses are connected respectively to the first and second outputs of the decoder 5 zero. The inputs of the bits of the shift registers 4 and 6 are connected to the corresponding input buses 9, the output of the switch 3 is connected to the output 10 of the 3 L converter, the first output of the decoder 5 zero is connected to the control input of the decoder 2 and the first control output 11 of the converter. The overflow output of the counter 1 is connected to the second input of the first pulse generator 7 and the second control output 12 of the converter. Installed input 13 of the converter is connected to the installation inputs of the counter 1 of the decoder 2 and registers 4 and 6 of the SD hectare. The outputs of the first and second generators 7 and 8 pulses are connected to the inputs of the inverse and direct counting of counter 1, respectively, as well as the shift inputs of the first and second registers A and 6 of the shift, respectively. Switch 3 is made on the AND and OR gates and switches the output of one of the bits of the shift register 4 to the output 10 of the converter in accordance with the code at the output of the decoder 2. The converter operates as follows. The parallel code to be converted is inputted from the input buses 9 into the bits of the first 4 and second shift registers 6. The bits of the code to be converted and the bits of the first and second registers 4 and 6 of the shift are aligned in the first (younger) bit. In this case, the decoder 5 zero removes the inhibitory potential from the second generator 8 pulses, since the contents of the bits of the second shift register 6 are not zero, on the first generator of the pulses 7, the blocking potential from the first output of the decoder 5 zero is present. The maximum frequency pulses from the output of the second generator 8 pulses are fed to the shift input of the second shift register 6 and to the direct input of the counting counter 1. The shift continues until all the bits of the second shift register 6 are zero. From the second output of the decoder 5 is zero, the inhibiting potential is applied to the second generator 8 of pulses, and from the first ton 024 of the pulse 7, the inhibiting potential is removed. At the same time, the negative voltage drop at the first output of the decoder 5 zero decrypts the contents of counter 1 by decoder 2. The contents of counter 1 correspond to the format of the code to be written to the first shift register A. Switch 3 switches the output of one of the bits of the first register 3 shift to the output 10 of the converter in accordance with the code at the output of the decoder 2. From the output of the first 7 reaei pulses, the clock pulses go to the shift input of the first shift register 4 and to the countdown input of the counter 1 The shift of the code to be converted in the first shift register 4 continues until all bits of the counter 1 have swatted the vehicle. This happens when the entire parallel code written to the first shift register 4 is shifted from the corresponding bit to the output 10 of the converter. From the overflow output of counter 1 to the first pulse generator 7, the inhibitory potential is applied and the generator 7 stops advancing the code on the first shift register 4. A negative voltage drop at the output 11 characterizes the beginning of the transformation, and a negative voltage drop at the output 12 ends the conversion. This makes it possible to fix the beginning and end of any code parcel at the output 10. After each conversion, 13 impuds must be sent to the input} of the initial setup. The invention provides conversion of a parallel code to a serial one without prior information about the format of the first one, and also eliminates the need to combine the high bit of the code format with the hth bit of the shift register when the code format changes, which expands the functionality of the device.

1.one.

« ЛЧЖ "LZHZH

/IV Л Ч&./ IV L H &.

с. with.

LL

/IV /14 . /bf/ IV / 14. / bf

PIMJJ-IJM liPimjj-ijm li

/IV ЛЧ « ф ДЬм / IV ЛЧ «ф Дьм

Claims

A PARALLEL CODE CONVERTER TO SERIAL, containing the first shift register, the inputs of the bits of which are connected to the corresponding input buses, the first pulse generator, the output of which is connected to the shift input of the first shift register, the zero decoder, the first output of which is connected to the first input of the first pulse generator, and the switch , which means that, in order to expand the functionality, a counter, a decoder, a second pulse generator and a second shift register, the inputs of the discharges the second are connected to the input of the second pulse generator, the output of which is connected to the shift input of the second shift register and the counter direct meter input, the countdown input of which is connected to the output of the first pulse generator, while the counter overflow output is connected to the second input of the first pulse generator and second the control output of the converter, and the outputs of the bits of the counter are connected to the inputs of the decoder, the outputs of which are connected to the control inputs of the switch, the information inputs of which are connected to the outputs of the bits of the first shift register, except the output of the least significant bit, and the output of the switch is connected to the output of the converter, in addition, the installation the inputs of the first and second shift registers, counter and decoder are connected to the installation input of the Converter.

SU „..1119002