Claims (1)
о Изобретение относитс к автоматике и дычислительной технике и может быть использовано дл выполнени циф роаналогового преобразовани в цифровых управл ющих системах. Цель изобретени - повышение достоверности контрол неисправности за счет повышени точности ее локали зации. На чертеже приведена функциональна схема многоканального преобразовани кода в напр жение. Многоканальный преобразователь кода в напр жение содерлшт цифровой сумматор 1, регистр 2 , блок 3 считывани кодов, блок 4 сравнени кодов, шийу 5 первого вспомогательного сигнала неисправности, преобра зователь 6 напр жение-код, блок 7 аналоговой пам ти, аналоговый сумматор 8, первый ключ 9, выходные ин формационные шины 10, элемент 11 сравнени , шину 12 второго вспомога тельного сигнала неисправности, источник 13 эталонного напр жени , вт ключ 14, генератор 15 импульсов счетчик 16 адреса, дешифратор 17, первый RS-триггер 18, выходную шину 19 запроса кода, блок 20 элементов ,, ШШ, входной регистр 21, преобразов тель 22 код-напр жение, переключатель 23, второй RS-триггер 24, шину 25 Запуск, входные шины 26 преобразуемого кода, шину 27 кода адреса шину .28 общего сигнала неисправности . Многоканальный преобразователь кода в напр жение работает следующи образом. По сигналу с шины 25 Запуск включаетс второй RS-триггер 24 и генератор 15 импульсов начинает работу . Импульсы с его вьгхюдов формируют сигнал на шине 19 запроса кода И сигнал дешифрации адреса. Одновре менно импульсом с генерс1тора 15 счетчик 16 адресов форми:рует код ад реса на шине 27 кода, которьй пока не дешифрируетс , так как есть сиг нал запрета. После выдачи сигналов на имнах 19 и 27 на п шин 26 входно го кода поступает преобразуемый код а на. (п+1)-ю входную шину всегда поступает .единичный код, который снимает сигнал запрета с триггера 18, при этом дешифратор 17 включает определенный канал блока 7. Код, поступающий через блок 20 элементов 12 ИЛИ на входной регистр 21, преобразуетс в напр жение, которое через переключатель 23 поступает в блок 7 аналоговой пам ти, номер которого определ етс возбужденным выходом дешифратора 17. С выхода блока 7 напр жение поступает на одну из выходных информационных шин 10 и одновременно на вход аналогового сумматора 8. Кроме того, входной преобразуемый код поступает на цифровой сумматор 1, с которого он после суммировани с содержимым регистра 2,- суммы поступает на вход блока 3 считывани кода. Такой процесс продолжаетс при преобразовании по каждому из m каналов. При этом осуществл етс аналоговое суммирование выходных напр жений соответствуюш:их преобразуемым кодам и цифровое суммирование этих кодов в цифровом сумматоре 1 и регистре 2 суммы. После m тактовых импульсов с генератора 15 с выхода аналогового сумматора 8 снимаетс среднее значение преобразуемых, напр жений ,а с регистра 2 - п старших разр дов суммы преобразуемых кодов. По сигналу с т-го выхода дешифратора 17 от-крываетс первый ключ 9 и на вход преобразовател 6 напр жени в код поступает среднее значение преобразуемых напр жений, которое преобразуетс в преобразователе 6 напр жени в код. Затем одновременно выходной код преобразовател 6 напр жени в код и выходной код регистра 2 суммы через блок 3 считьша-. ни кодов поступают на входы блока 4 сравнени кодов. При. несовпадении этих кодов фор1«1ируетс общий сигнал неисправности, который выключает генератор 15 импульсов с помощью триггера 24, а во входной регистр 21 через блок 20 элементов ИЛИ за- письшаетс единичный код.В момент выключени генератора 15 импульсов триггером 24 на т+1 выходе дешифратора по вл етс сигнал, который переключает переключатель 23, включает второй ключ 14 и производит считывание записанного во входном регистре 21 единичного кода в блок 4 сравнени кодов, на вход которого поступает также единичный код, полученный преобразованием эталонного напр жени , прощедшего через открытый второй ключ 14, в преобразователе 6 напр жени в код. Если коды в блоке 4 сравнени не совпадают, на шине 5 по вл етс первый вспомотательный сигнал о неисправности преобразовател 6 напр жени в код. Одновременно считанный с входного регистра 21 единицный код преобразуетс в преобразователе 22 кода в напр жение и через переключатель 23 поступает на вход элемента 11 сравнени , на второй вход которого через второй ключ 14 поступает эталонное напр жение, соответствующее единичному коду. Если эти напр жени не совпадают, то на выходе шины 12 второго вспомогательного сигнала по вл етс сигнал неисправности преобразовател 22 код-напр жение.По сигналу с т+1 выхода дешифратора 17 происходит обнуление цифрового сумматора 1 и регистра 2 суммы. Формула изобретени Многоканальный преобразователь кода в напр жение, содержащий п+1 входных шин преобразуемого кода, генератор импульсов, первый выход которого подключен к входу счетчика адреса, вы ходы которого вл ютс выходными адресными шинами и подключены к соответствующим информационным входам дешифратора , управл ющий вход которого подключен к выходу первого RS-триггера , S-вход которого подключен к (п + + 1)-й входной шине преобразуемого кода, R-вход подключен к второму выходу генератора импульсов и вл етс выходной шиной запроса кода, m выходов дешифратора, где m - число каналов преобразовател , подключены к управл ющим входам блока аналоговой пам ти, выходы которого вл ютс выходными информационными шинами преобразовател и подключены к входам аналогового сумматора, выход которого подключен к информационному входу, первого ключа, управл ющий вход которого объединен с первым управл ющем уходом блока сравнени кодов, управл ющим входом считьшани кодов и подключен к т-му выходу дешифратора выход первого ключа объединен с выходом второго ключа и подключен к входу преобразовател напр жениекод , выходы которого подключены к соответствующим первым информационным входам блока сравнени кодов, второй управл ющий вход которого объединен с угфавл юш;нми входами второго ключа, регистра суммы, входного, регистра, цифрового сумматора и подключен к (т+1)-му выходу дешифратора, первый выход блока сравнени кодов вл етс шиной общего сигнала неисправности , а второй выход - шиной , первого вспомогательного сигнала неисправности , вторые информационные входы объединены с соответствующими входами преобразовател код-напр жение и подключены к выходам входного регистра, третьи информационные входы подключены к соответствующим выходам блока считывани кодов, информационные входы которого подключены . к соответствующим п старшим разр дам регистра суммы, n+I выходов которого, где I Hlog ш, подключены к первым информационным входам цифрового сумматора, п+1 информационных входов - к соответствующим выходам цифрового сумматора, п вторых информационных входов которого объединены с соответствующими информационными входами входного регистра, отличающийс тем, что, с целью повышени достоверности контрол неисп- . равности за счет повьшдени точности ее локализации, в него введены второй RS-триггер, блок элементов ИЛИ, источник эталонного напр жени , эле- мент сравнени , переключатель, управл ющий вход которого подключен к (т+1)-му выходу дешифратора, информационный вход - к выходу преобразовател код-напр жение, первый выходк информационному входу блока аналоговой пам ти, второй выход - к пер- . вому входу элемента сравнени , выход которого вл етс шиной второго вспомогательного сигнала неисправности, второй вход подключен к выходу второго ключа, информационньш выход кото рого подключен к выходу источника эталонного напр жени , при этом Sвход второго RS-триггера вл етс шиной , выход подключен к управл ющему входу генератора импульсов, R-вход подключен к первому выходу блока сравнени кодов и объединен с первыми входами блока элементов ИЛИ, выходы которого подключены к соответствующим информационным входам входного регистра, а вторые вхоДЫ вл ютс п информационными шинами преобразуемого кода.o The invention relates to automation and computer technology and can be used to perform digital analog conversion in digital control systems. The purpose of the invention is to increase the reliability of the control of a malfunction by increasing the accuracy of its localization. The drawing shows a functional diagram of a multichannel code-to-voltage conversion. Multichannel code converter to voltage content digital totalizer 1, register 2, code reading unit 3, code comparison unit 4, shii 5 of the first auxiliary fault signal, voltage-code converter 6, analog memory block 7, analog combiner 8, first key 9, output information buses 10, reference element 11, bus 12 of the second auxiliary fault signal, reference voltage source 13, w key 14, pulse generator 15, address counter 16, decoder 17, first RS flip-flop 18, output bus 19 request code , The block elements 20 ,, Hilti, input register 21 converts the 22 code Tel-voltage switch 23, a second RS-trigger 24, the bus 25 starts, the input line 26 of the converted code bus 27 .28 code address bus common fault signal. The multichannel code to voltage converter works in the following way. The signal from the bus 25 Start includes the second RS-flip-flop 24 and the pulse generator 15 starts operation. The impulses from his bikes form a signal on the bus 19 of the code request AND the address decoding signal. At the same time, with a pulse from a generator 15, a counter of 16 addresses is formed: it picks up the address code on the bus 27 code, which is not yet decrypted, since there is a prohibition signal. After issuing signals on names 19 and 27, a convertible code a to arrives on the bus 26 of the input code. (n + 1) -th input bus always receives a single code that removes the inhibit signal from trigger 18, and the decoder 17 turns on a specific channel of block 7. The code received through block 20 of elements 12 OR to input register 21 is converted to eg The voltage that passes through the switch 23 to the analog memory block 7, the number of which is determined by the excited output of the decoder 17. From the output of the block 7, the voltage goes to one of the output information buses 10 and simultaneously to the input of the analog adder 8. In addition, the inputod is supplied to a digital adder 1, from which it after summation with the contents of register 2 - amount supplied to the input unit 3 read code. This process continues with the conversion over each of the m channels. In this case, analog summation of the output voltages is performed: the corresponding codes are converted and the digital summation of these codes in the digital adder 1 and the register 2 sums. After m clock pulses, the average value of the converted voltages is removed from the generator 15, from the output of the analog adder 8, and from the register 2, the most significant bits of the sum of the converted codes. The signal from the t-th output of the decoder 17 opens the first key 9, and the input of the voltage converter 6 to the code receives the average value of convertible voltages, which is converted in the voltage converter 6 into the code. Then, at the same time, the output code of the voltage converter 6 into the code and the output code of the register 2 of the sum through block 3 are connected. No codes are fed to the inputs of block 4 of the code comparison. At. a mismatch of these codes, the form 1 “1” generates a common malfunction signal, which turns off the pulse generator 15 using trigger 24, and a single code is written to input register 21 through the block of 20 elements OR. a signal appears that switches the switch 23, turns on the second key 14 and reads the unit code recorded in the input register 21 into the code comparison unit 4, the input of which also receives the unit code obtained by the conversion m of the reference voltage through the open proschedshego second switch 14, a voltage converter 6 into the code. If the codes in block 4 of the comparison do not match, the first auxiliary fault signal of the voltage-to-voltage converter 6 appears on bus 5. At the same time, the 21 unit code read from the input register is converted into a voltage converter 22 and through the switch 23 enters the input of the comparison element 11, to the second input of which the reference voltage corresponding to the single code is supplied to the second input 14. If these voltages do not match, then the output signal of the bus 12 of the second auxiliary signal is a fault signal of the code-voltage converter 22. The signal with m + 1 output of the decoder 17 causes the digital adder 1 and the register 2 to reset. Invention Multi-channel code-to-voltage converter containing n + 1 input buses of the code being converted, a pulse generator, the first output of which is connected to the input of an address counter, whose outputs are output address buses and connected to the corresponding information inputs of the decoder, the control input of which connected to the output of the first RS flip-flop, whose S-input is connected to the (n + + 1) -th input bus of the code being converted, the R-input is connected to the second output of the pulse generator and is the output bus of Sa code, m outputs of the decoder, where m is the number of converter channels, are connected to the control inputs of the analog memory block, whose outputs are the output information buses of the converter and connected to the inputs of the analog adder, the output of which is connected to the information input of the first key, The input of which is combined with the first control departure of the code comparison unit, the control input of the combination of codes and connected to the th output of the decoder, the output of the first key is combined with the output of the second key and connect n to the input of the converter voltage code, the outputs of which are connected to the corresponding first information inputs of the code comparison unit, the second control input of which is combined with ugfal Yush; the inputs of the second key, sum register, input register, digital totalizer and connected to (t + 1 a) output of the decoder, the first output of the code comparison unit is the common fault signal bus, and the second output is the bus, the first auxiliary fault signal, the second information inputs are combined with the corresponding inputs the code-voltage converter is connected to the outputs of the input register, the third information inputs are connected to the corresponding outputs of the code reading unit, the information inputs of which are connected. to the corresponding n major bits of the sum register, n + I of the outputs of which, where I Hlog ш, are connected to the first information inputs of the digital adder, n + 1 information inputs to the corresponding outputs of the digital adder, and the second information inputs of which are combined with the corresponding information inputs the input register, characterized in that, in order to increase the reliability of the control failure. equality due to the accuracy of its localization, a second RS flip-flop, an OR block, a reference voltage source, a comparison element, a switch, the control input of which is connected to the (t + 1) -th output of the decoder, information input - to the output of the code-voltage converter, the first output to the information input of the analog memory block, the second output - to the first. the input of the comparison element, the output of which is the bus of the second auxiliary fault signal, the second input is connected to the output of the second key, the information output of which is connected to the output of the reference voltage source, while the input of the second RS flip-flop is bus to the input input of the pulse generator, the R input is connected to the first output of the code comparison block and combined with the first inputs of the OR block whose outputs are connected to the corresponding information inputs of the input regis pa, and the second input are n data lines of the converted code.