SU1101823A1 - Сбоеустойчивое микропрограммное устройство управлени - Google Patents

Abstract

1. СБОЕУСТОЙЧИВОЕ МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ, содержащее блок адресации, коммутатор, блок пам ти микрокоманд, блок синхронизации , первый триггер, блок обработки прерьгеаний, блок адресации в режиме прерывани , выход которого объединен с выходом блока адресации и соединен с адресным входом блока пам ти микрокоманд, первый, второй и третий управл ющие выходы которого соединены соответственно с первым входом блока синхронизации, выходом управлени  устройства и с первым управл ющим входом коммутатора,второй управл ющий вход которого соединен с управл ющим входом устройства, первьй, второй и третий информационные входы коммутатора соединены соответственно с первым, вторь м адресными выходами блока пам ти микрокоманд и первым выходом.блока обработки прерываний, второй выход которого соединен с единичным входом первого триггера, нулевой вход которого соединен с первым выходом блока синхронизации , второй и третий выходы которого соединены соответственно с первыми управл ющими входами блоков адресации в режиме прерывани , первые информационные входы которых , соединены с выходом коммутатора, четвертый информационный вход которого соединен с входом адреса устройства , с вторым информационным входом блока адресации в режиме прерывани  и с первым входом блока обработки прерываний, второй вход которого соединен с входом запроса на прерыван 1е устройства, выход второго триггера соединен с третьим входом блока обработки прерываний, четвер (Л тый вход которого соединен с вторым входом блока синхронизации, с единичным выходом первого триггера и с вторыми управл ющими входами блоков адресации в режиме прерьшани , третьи управл ющие входы которых соединены с нулевьм вьпходом первого триггера, выход генератора импульсов максимальной длительности соединен с единичным входом второго триггера, нулевой вход которого соединен с четвертым выходом блока синхронизации, отличающее с  тем, что, с целью повышени  коэффициента использовани  оборудовани  путем автоматического перезапуска процесса при однократных сбо х и зацикливани  программ, .устройство дополнительно, содержит регистр адреса перезапуска, элемент И, элемент ШШ, третий триггер , причем информационный вход регистра адреса перезапуска соединен с входом адреса устройства, а управл ющий вход - с п тым выходом блока син

Description

хронизации, а выход регистра адреса перезапуска соединен с вторым информационным входом блока адресации, шестой выход блока синхронизации соединен с входом третьего триггера, единичный выход которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом элемента Икс п тым входом блока обработки прерываний, шестой вход которого соединен с выходом элемента ИЛИ, выход генератора импульсов максимальной длительности соединен с первым входом элемента К, второй вход которого соединен с выходом второго триггера.

2. Устройство по П.1, отличающеес  тем, что блок обработки

прерываний содержит первый, второй регистры, шифратор и схему сравнени , первый и второй информационные входы которой соединены соответственно с выходами шифратора и первог регистра, управл ющий вход схемы сравнени  соединен с шестым входом блока, а выход - с вторым выходом блока, управл ющие входы первого и второго регистров соединены с четвертым входом блока, информационный вход первого регистра соединен с первым входом блока, второй, трет и п тый входы блока объединены и пoдкJDOчeны к информационному входу второго регистра, выход которого соединен с взсодом шифратора, выход которого подключен к первому выходу блока..

Изобретение относитс  к вычислительной технике и может найти применение при создании микропрограммируеМых специализированных и универсальных высокопроизводительных цифровых вычислительных машин, а именно устройств управлени  работой процессоров с микропрограммной реализацией.

Известно микропрограммное устройство управлени , которое предусматривает вхождение в режим прерывани  при обнаружении зависани  вычислительного процесса lj

Однако существующие методы обнарушени  и вхождени  в режим прерывани  существенно снижают коэффициент использовани  оборудовани  и, в конечном итоге, увеличивают врем  прохождени  задачи.

г

Наиболее близким к изобретению  вл етс  устройство, содержащее блок адресации, коммутатор, блок хранени  микрокоманд, блок управлени  и Синхронизации, первый триггер, генератор импульсов максимальной длительности , второй триггер, блок обработки прерываний, блок адресации в режиме прерывани , шину управлени  выбором пр мого и альтернативного адреса, шину начальной установки, шину внешних запросов на прерывани ,

шину управлени  элементами процессора , причем выход блока адресации подключен к выходу блока адресации в режиме прерывани  и к входу блока хранени  микрокоманд, второй и п тый входы которого соединены соответственно с шиной управлени  элементами процессора и с шестым входом коммутатора, четвертый вход которого

подключен к третьему выходу блока хранени  микрокоманд, первый и четвертый выходы которого соединены соответственно с первым входом блока управлени  и синхронизации и п тым

входом коммутатора, первый и второй входы которого подключены соответственно к шине управлени  выбором пр мого и альтернативного адреса и первым выходом блока обработки прерываНИИ , третий вход которого соединен

с вторым входом управлени  и синхронизации , с третьим входом блока адресации , с четвертым входом блока адресации в режиме прерывани  и с первым выходом первого триггера, второй и первый входы которого подключены к третьему выходу блока управлени  и синхронизации и второму выходу блока обработки прерываний, четвертый

вход которого соединен с шиной начальной установки, с третьим входом коммутатора и п тым входом блока адресаци в режиме обработки прерываний, первы входкоторого соединен с выходом коммутатора и первым входом блока адресации, четвертый вkoд которого подключен к -второму вьгходу первого триггера и к третьему входу блока адресации в режиме прерьшани , второ вход которого соединен с четвертым выходом блока управлени  и синхрониз ции, второй и первый выходы которого подключены соответственно к выходу генератора импульсов максимальной дл тельности и к второму входу блока обработки прерываний, первьй вход которого соединен с шиной внешних прерываний zj . В известном микропрограммном устройстве наибольшие трудности по вл ютс  при определении состо ни  зави сани  программы. Если состо ние зависани  определ етс  оператором,врем решени  задачи увеличиваетс , так как среднее врем  реакции оператора при определении зависани  и повторный запуск с начала, составл ет несколько дес тков секунд (30 с). Использование генератора сигналов максимальной длительности (он формирует сигнал запроса прерывани  по таймеру) усложн ет обработку прерывани  программными способами. Кроме того, прерывание процесса вычислени  по таймеру не св зано с состо нием процесса - находитс  ли он в состо  нии зависани  или в состо нии пра вильного выполнени  (поэтому в изоб ретении предлагаетс  автоматическое определение состо ни  зависани  без участи  оператора и возможносности формировани  прерывани  работ устройства только в случае зависани ) . Целью изобретени   вл етс  повышение коэффициента использовани  об рудовани  путем автоматического перезапуска процесса при однократных сбо х и зацикливании программ. Поставленна  цель достигаетс  тем, что в сбоеустойчивое микропрограммное устройство управлени , содержа1цее блок адресации, коммутатор , блок пам ти микрокоманд, блок синхронизации, первый триггер, гене тор импульсов максимальной длительности , второй триггер, блок обработ ки прерывани , блок адресации в режиме прерывани , выход которого объединен с выходом блока адресации и соединен с адресным входом блока пам ти микрокоманд, первый, второй и третий управл ющие выходы которого соединены соответственно с первым входом блока синхронизации, выходом управлени  устройства и с первым управл ющим входом коммутатора, второй управл ющий вход которого соединен с управл ющим входом устройства , первый, второй и третий информационные входы коммутатора соединены соответственно с первым, вторым адресными выходами блока пам ти микрокоманд и первым выходом блока обработки прерываний, второй выход которого соединен с единичньм входом первого триггера, нулевой вход которого соединен с первым выходом блока синхронизации, второй и третий выходы которого соединены соответственно с первыми управл ющими входами блока адресации и адресации в режиме прерывани , первые информационные входы которых соединены с выходом коммутатора, четвертый информационный вход которого соединен с входом адреса устройства, с вторым информационным входом блока адресации в режиме прервтани  и с первым входом блока обработки прерываний, второй вход которого соединен с входом запроса на прерывание устройства , выход второго триггера соединен с третьим входом блока обработки прерываний, четвертый вход которого соединен с вторым входом блока синхрониза1ши, единичным выходом первого триггера и с вторыми управл ющими входами блоков адресации в режиме прерывани , третьи управл ющие входы которых соединены с нулевым выходом первого триггера, выход генератора импульсов максимальной длительности соединен с единичным входом второго триггера, нулевой вход которого соединен с четвертым выходом блока синхронизации, введе- , ны регистр адреса перезапуска, элемент И,, элемент ИЛИ, третий триггер, причем информационный вход регистра адреса перезапуска соединен с входом адреса устройства, а управл ющий вход - с п тым выходом блока синхронизации , выход регистра адреса перезапуска - с вторым информационным входом блока адресации, шестой выход блока синхронизации - с входом третьего триггера, единичный вьиод которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с вых;одом элемента И и с п тым входом блока обработки прерываний , шестой вход которого соедине с выходом элемента ИЛИ, выход генер тора импульсов максимальной длитель ности соединен с первым входом элемента И, второй вход которого соединен с выходом второго триггера. При этом блок обработки прерываний содержит первой, второй регистры , шифратор и схему сравнени , пер вьй и второй информационные входы которой соединены соответственно с выходами шифратора и первого регист ра, управл ющий вход схемы сравнени  соединен с шестым входом блока, а выход - с вторым выходом блока, управл ющие входы первого и второго регистров - с четвертым входом блок информационный вход первого регистра - с первым входом блока, второй, третий и п тый входы блока объедине ны и подключены к информационному входу второго регистра, выход которого соединен с входом шифратора, выход которого подключен к первому входу блока. Таким образом, введение регистра адреса перезапуска, схемы И, схемы ИЛИ, триггера обеспечивает вы вление зависани  программы, автомати ческий ее перезапуск и формирование сигнала прерывани  только при зави .сании программы. На фиг. 1 изображена блок-схема предлагаемого устройства} на фиг.2. блок-схема коммутатора; на фиг.З блок-схема обработки прерываний; на фиг. 4 - блок-схема блока синхрониз ции; на фиг. 5 - блок-схема блока адресации; на фиг. 6 - временные диаграммы основного цикла работы устройства; на фиг. 7 - временные диаграммы работы устройства в режиме обработки прерывани ; на фиг. 8 временные диаграммы работы устройств при зависании программы. Предлагаемое микропрограммное устройство содержит (фиг. 1) блок 1 адресации, коммутатор 2, блок 3 пам ти микрокоманд, блок 4 синхронизации , триггер 5, генератор 6 импульсов максимальной длительности, триггер 7, блок 8 обработки пре4)ываний, блок 9 адресации в режиме прерывани , управл ющий вход 10 устройства вход 11 адреса устройства, вход 12 запроса на прерывание устройства, выход 13 управлени  устройства, регистр 14 адреса перезапуска, элемент И 15,элемент ИЛИ 16, триггер 17. Вход щий в микропграммное устройство управлени  коммутатор (фиг.2) содержит коммутатор 18, группу 19 элементов И, группу 20 элементов ИЛИ, группу 21 элементов И, элемент НЕ 22. Вход щий в микрограммное устройство управлени  блок обработки прерываний (фиг. 3) содержит регистр 23, шифратор 24, регистр 25, схему 26 сравнени . Вход щий в микропрограммное устройство управлени  блок синхронизации содержит генератор 27, формирователь 28, элемент НЕ 29, дешифратор 30, элементы 2И 31-34, элементы ЗИ 35 и 36, элементы 2РШИ 37 и 38. Вход щий в микропрограммное устройство управлений блок 1 адресации (фиг. 5) содержит группу 39 элементов И, регистр 40, группу 41 элементов HJM, группу 42 элементов И, группу 43 элементов И. Регистр 14 адреса перезапуска предназначен дл  хранени  начального адреса микропрограммы и может быть реализован на регистровых схемах К589ИР12. Элемент И 15 предназначен дл  формировани  запроса на прерывание в случае однократного сбо  и зацикливани  и может быть реализован на схеме К155ЛИ1. Элемент ИЛИ 16 предназначен дл  формировани  сигнала разрешени  обработки прерывани  и может быть реализован на схеме К155ЛЛ1. Третий триггер 17 предназначен дл  обеспечени  запрещени  обработки прерываний и может быть реализован на схеме К155ТМ2. Микропрограммное устройство работает следующим образом. При включении устройства на вход блока 3 пам ти микрокоманд поступает определенный адрес (обычно нулевой), с которого начинаетс  микропрограмма, назначение которой - загрузка началього адреса с внешней шины в качетве начального адреса микропрограмы . Адрес с выхода блока 1 адресаии поступает на адресный вход блока , с которого считываетс  перва  икрокоманда. Один из возможных форматов микрокоманды дл  реализации предлагаемого технического решени  может выгл деть так: -поле адреса следующей микрокоман ,ды(может включить пр мой и альтерративный адрес); поле управлени  выбором подключени  входа коммутатора 2;. поле управлени  дешифратора; поле дл  управлени  отдельными элементами процессора. Коммутатор 2 осуществл ет выбор адреса следующей микрокоманды. В обычном режиме работы (не в режиме прерьшани ) к выходу коммутатора под ключен блок 1 адресации, а выход этого блока подключен к входу блока пам ти микрокоманд, вход блока 9 в этом режиме - К входу начальной установки (по ней в этот блок загружаетс  начальный адрес микропрограммы обработки прерываний). Задающа  последовательность синхр сигналов (диагр.а , фиг. 6) с выхода генератора 27 (фиг. 4) поступает на вход формировател  28 (фиг. 4). Тактовые импульсы с выхода формировател  участвуют в формировании упра л юца1х сигналов дл  блоков 1 и 9 адресации, с выхода блока 1 первый адрес (диагр. 6, фиг. 6) поступает на блок 3 хранени  микрокоманд, с выхода которого нова  микрокоманда (диагр. 2 , фиг. 6) поступает на вход блока 4 синхронизации, обеспечива  управление устройством в новом такте Во врем  выполнени  любой микропрограммы генератор 6 сигналов максимальной длительности формирует на своем выходе периодическую последовательность импульсов пр моугольной формы (диагр.а , фиг. 7). По спадающему фронту этого импуль са второй триггер переводитс  в единичное состо ние (диагр.S , фиг. 7) что соответствует поступлению запроса на прерывание от таймера на вход блока 8 обработки прерьшаний. Дл  по снени  алгоритма функционировани  устройства в режиме прерывани  приве дены диаграммы на фиг. 7. Обработка прерываний разрешаетс , когда на выходе третьего триггера 17 имеетс  ед ничный разрешающий сигнал, который через элемент ИЛИ 16 подаетс  на вход блока 8. Если выполн ема  микро программа разрешает обработку прерываний , то при поступлении, например 238 запроса на обработку прерьшани  от таймера происходит перевод устройства в режим прерывани , так как на выходе блока 8 вырабатываетс  управл ющий сигнал, перевод щий первый триггер 5 в единичное состо ние,что соответствует режиму прерывани  (диагр. 1 , фиг. 7). Формируемый при этом на первом выходе первого триггера единичный сигнал отключает выход блока 1 адресации и подключает выход блока 9 адресации к адресному входу блока хранени  микрокоманд, к первому входу 1 блока 9 подключаетс  выход коммутатора, а в блоке 1 адресации остаетс  адрес, с которого нужно будет возобновить прерванную программу . Этот же сигнал с первого выхода первого триггера подаетс  на вход блока 8 обработки прэрьшаний, запрещает изменение статуса в регистре 25 и запрещает изменение в регистре 23, что обеспечивает выдачу на первом выходе 1 двоичного кода прерывани . В регистр 40 блока 9 перед началом выполнени  программы был загружен адрес начала программы обработки прерываний, который подаетс  на адресный вход блока 3. В результате выполнени  считанной по этому адресу микрокоманды к выходу коммутатора 2 Подключаетс  второй вход, т.е. двоичный код прерывани , выработанньй блоком обработки прерываний , через коммутатор поступает в блок 9 адресации обработки прерываний , и начинает выполн тьс  программа обработки конкретного прерывани  (в рассматриваемом примере программа обработки прерывани  по таймеру). В конце каждой программы обработки прерываний в регистр блока адресации загружаетс  адрес начала обработки рерываний дл  обеспечени  вьтолнени  последующих программ обработки прерьгааний . После окончани  обработки очередного прерывани  первый триггер 5 по управл ющему сигналу с выхода блока 4 сбрасьшаетс  в ноль. На фиг. 7 приведены диаграммы, по сн ющие работу устройства в режие обработки прерывани  (диаграмма а - выход генератора импульсов максимальной длительности, 5 - выход второго триггера- , Ь - выход схемы 26, 2 - выход первого триггера 5, ij. - первый выход блока 4, в - третий выход блока 4, « - выход третьего триггера 17, выход элемента ИЛИ 16, U - выход 6 блока 4). В начале каждой микропрограммы, требующей запрещени  обработки прер ваний, третий триггер 17 управл ющи сигналом переводитс  в и.левое состо ние , вследствие чего, запрещаетс срабатывание блока 8, и при правиль ной работе устройства прерывание возникнуть не может. Если есть запрос на обработку прерывани  по таймер .у, то в конце его обработки с первого выхода блока 4 на вход втор го триггера подаетс  сигнал сброса триггера 7 в нулевое состо ние, при этом сбрасываетс  сигнал запроса на прерывание по таймеру. В случае зависани  микропрограммы из-з однократньк сбоев третий триггер 17 не переводитс  в единичное состо ни в течение длительного промежутка вр мени, большего, чем период сигналов максимальной длительности, вырабаты ваемых генератором 6. Запрос на пре рывание по таймеру не обрабатьшаетс когда на выходе второго триггера 7 имеетс  единичньй сигнал, так как через элемент ИЛИ 16 на вход 6 блока 8 не подаетс  разрешающий В этом случае при совпадении единич ного полупериода сигнала (импульс кончилс , фронт возрастающий) с выхода генератора 6 и единичного сигнала с выхода второго триггера 7 на выходе элемента И 15 формирует с  единичный сигнал,  вл ющийс  запросом на прерывание по зависанию , который подаетс  на вход блока 8. Диаграммы на фиг. 8 по сн ют работу устройства в случае зависани  программы из-за однократных сбоев (диаграмма а - выход генератора импульсов максимальной длительности, 5 - выход второго триггера 7,1)- в ход схемы 26 сравнени , Z - выход триггера 5, - выход третьего триг гера 17, е - выход элемента И 15, 5k- выход элемента ИЛИ 16, J - первый выход блока 4, и - выход блока 4, Единичный сигнал с выхода элемен та И 1 5 через элемент ИЛИ 16 поступ ет в качестве разрешающего сигнала на вход блока 8, благодар  чему об работка прерывани  по зависанию 2310 становитс  возможной. При обработке прерьшани  по зависанию выход регистра адреса перезапуска подключаетс  к входу блока 1 адресации, и адрес перезапуска записываетс  в регистр 40 блока 1, после окончани  выполнени  программы обработки прерывани  по зависанию программа начинает выполн тьс  с адреса, которьй был записан в регистр адреса перезапуска-«тем самым обеспечиваетс  полное повторное выполнение очередного участка программы, что позволит обеспечить Правильное решение задачи в целом . Предлагаемое техническое решение можно использовать при создании надежных и высокопроизводительных процессоров с микропрограммным управлением. Оно позвол ет автоматически определить сбой процессора при зависании программы и автоматически перезапускать процесс, ч:ем устран етс  простой устройства, обусловленный либо временем определени  состо ни  решени  задачи оператором, либо увеличением времени использовани  аппаратуры устройства на обработку прерывани  по таймеру, что обеспечивает повьш1ение коэффициента использовани  процессора, в котором,используетс  предлагаемое устройство. Так, среднее врем  реакции оператора при определении зависани  системы и повторньй запуск задачи с начала дл  микропроцессорной системы Intellec фирмы ИНТЕЛ составл ет несколько дес тковсекунд.Если прин ть период сигналов максимальной длительности, равный 10 мс, то очевидно, что временные потери изза однократных сбоев при использовании предлагаемого технического решени  уменьшаютс  на три пор дка. За это врем  просто  устройство может выполнить большой объем вычислений (при быстродействии процессора в 5 МИЛ.ПИОНОВ операций в секунду за это врем  может быть выполнена программа, требующа  150 млн. элементарных действий. Предлагаемое техническое решение было использовано при построении на микропроцессорном наборе БИС серии К 589 экспериментальных операционных процессоров рекурсивной вычислительной машины.

-

19

-

Г

23

П

1.

J

Фиг. 2

8

У424

26

25

I

Т

..

г

п

Y

г

п

у t

4

п

л

:х

Адрес 1

1 HUKftBHOHo ffa2 пи грокопан а3пинрокопа а

л

х

Адрес 2

Адрес 3

Фиг.В

J J

И

ib if

.

.Hf 4f

f /

iF

ФпЛ

Claims (2)

1. СБОЕУСТОЙЧИВОЕ МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ, содержащее блок адресации, коммутатор, блок памяти микрокоманд, блок синхронизации, первый триггер, блок обработки прерываний, блок адресации в режиме прерывания, выход которого объединен с выходом блока адресации и соединен с адресным входом блока памяти микрокоманд, первый, второй и третий управляющие выходы которого соединены соответственно с первым входом блока синхронизации, выходом управления устройства и с первым управляющим входом коммутатора,второй управляющий вход которого соединен с управляющим входом устройства, первый, второй и третий информационные входы коммутатора соединены соответственно с первым, вторым адресными выходами блока памяти микрокоманд и первым выходом.блока обработки прерываний, второй выход которого соединен с единичным входом первого триггера, нулевой вход которого сое динен с первым выходом блока синхронизации, второй и третий выходы которого соединены соответственно с первыми управляющими входами блоков адресации в режиме прерывания, первые информационные входы которых соединены с выходом коммутатора, четвертый информационный вход кото рого соединен с входом адреса устройства, с вторым информационным входом блока адресации в режиме прерывания и с первым входом блока обработки прерываний, второй вход кото рого соединен с входом запроса на прерывание устройства, выход второго триггера соединен с третьим входом блока обработки прерываний, четвертый вход которого соединен с вторым входом блока синхронизации, с единичным выходом первого триггера и с вто- рыми управляющими входами блоков адресации в режиме прерывания, третьи управляющие входы которых соединены с нулевым выходом первого триггера, выход генератора импульсов максималь ной длительности соединен с единичным входом второго триггера, нулевой вход которого соединен с четвертым выходом блока синхронизации, отличающее ся тем, что, с целью повышения коэффициента использования оборудования путем автоматического перезапуска процесса при однократных сбоях и зацикливания программ, .устройство дополнительно, содержит регистр адреса перезапуска, элемент И, элемент ИЛИ, третий триггер, причем информационный вход регистра адреса перезапуска соединен с входом адреса устройства, а управляющий вход - с пятым выходом блока син хронизации, а выход регистра адреса перезапуска соединен с вторым информационным входом блока адресации, шестой выход блока синхронизации соединен с входом третьего триггера, единичный выход которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом элемента И и с пятым входом блока обработки прерываний, шестой вход которого соединен с выходом элемента ИЛИ, выход генератора импульсов максимальной длительности соединен с первым входом элемента И, второй вход которого соединен с выходом второго триггера.

2. Устройство по п.1, отличающееся тем, что блок обработки прерываний содержит первый, второй регистры, шифратор и схему сравнения, первый и второй информационные входы которой соединены соответственно с выходами шифратора и первого регистра, управляющий вход схемы сравнения соединен с шестым входом блока, а выход - с вторым выходом блока, управляющие входы первого и второго регистров соединены с четвертым входом блока, информационный вход первого регистра соединен с первым входом блока, второй, третий и пятый входы блока объединены и подключены к информационному входу второго регистра, выход которого соединен с входом шифратора, выход которого подключен к первому выходу блока.