SU1089573A1

SU1089573A1 - Device for executing direct and inverse conversion of numbers from residual glass system code to binary code

Info

Publication number: SU1089573A1
Application number: SU833531316A
Authority: SU
Inventors: Павел Ларионович Прокопьев; Владимир Анатольевич Иванченко; Олег Евграфович Молчанов; Александр Денисович Щечкин
Original assignee: Военный Инженерный Краснознаменный Институт Им.А.Ф.Можайского
Priority date: 1983-01-04
Filing date: 1983-01-04
Publication date: 1984-04-30

Abstract

УСТРОЙСТВО ДЛЯ ПРЯМОГО И ОБРАТНОГО ПРЕОБРАЗОВАНИЯ ЧИСЕЛ ИЗ КОДА СИСТЕМЫ ОСТАТОЧНЫХ КЛАССОВ В ДВОИЧНЫЙ КОД, содержащее (п+1) счетчиков, (ln-1) дешифраторов нул , два элемента И, два триггера и переключатель, причем входы дешифраторов нул соединены с выходами соответствующих счетчиков , единичный выход первого триггера подключен к первому входу первого элемента И, второй вход которого соединен с тактовым входом устройства, а выход подключен к первьм входам счетчиков, выход второго элемента И t подключен к первому входу переключател , к второму входу которого подключен выход первого дешифратора нул , выход переключател соединен с нулевым входом первого триггера, единичный вход которого соединен с входом пуска устройства, выходы дешифраторов нул с второго по п-и подключены к входам второго элемента И,, нулевой и единичный входы второго триггера подключены к входам управлени переводом .двоичный код и обратно устройства соответстйенно, нулевой выход второго триггера подключен к входам управлени сложением первого счетчика и вычитанием счетчиков с второго по ()-й, единичный выход второго триггера подключен к входам управлени вычитанием первого счетчика и сложением счетчиков с второго по (п+1)-й, отличающеес % тем, что, с целью повышени быстродействи устройства, оно содержит третий и четвертый элементы И, причем входы с первого по третий третьего элемента И соединены соответственно с единичным выходом первого триггера, тактовым входом устройства и пр мым выходом четвертого элемента И, инверсный выход которого подключен к 00 третьему входу первого элемента И, выход третьего элемента И подключен к вторым входам счетчиков с первого СП по п-й, первый и второй входы четвер того элемента И соединены соответстсо венно с нулевым выходом второго триггера и выходом ()-го дешифратора нул .IA DEVICE FOR DIRECT AND REVERSE TRANSFORMATION OF NUMBERS FROM THE SYSTEM OF RESIDUAL CLASSES INTO A BINARY CODE containing (n + 1) counters, (ln-1) decoders zero, two elements AND, two triggers and a switch, and the inputs of the decoders are one of the one of the one of the one of the one of the one of the one of the one-off and one switches. , a single output of the first trigger is connected to the first input of the first element And, the second input of which is connected to the clock input of the device, and the output is connected to the first inputs of the counters, the output of the second element And t is connected to the first input of the switch, to The second input of which is connected to the output of the first decoder zero, the output of the switch is connected to the zero input of the first trigger, the single input of which is connected to the start input of the device, the outputs of the zero decoder from the second one to the n, and connected to the inputs of the second element E ,, zero and single inputs of the second trigger connected to the translation control inputs. binary code and back of the device, respectively, the zero output of the second trigger is connected to the control inputs by adding the first counter and subtracting the counters from the second to () - , the single output of the second trigger is connected to the control inputs by subtracting the first counter and adding the counters from the second to (n + 1) -th, characterized by the fact that, in order to increase the speed of the device, it contains the third and fourth elements AND the third of the third element And are connected respectively to a single output of the first trigger, a clock input of the device and a direct output of the fourth element And, the inverse output of which is connected to 00 to the third input of the first element And, the output of the third element And Switched to the second counter inputs from the first joint venture on the 5th, the first and second inputs of the fourth element I are connected respectively with the zero output of the second trigger and the output of the () th decoder zero .I

Description

Изобретение относитс к вычислительной технике и может быть исполь зовано в цифровых вычислительных устройствах дл перевода чисел из д ичной позиционной системы счислени в. систему остаточных классов и обра но. Известно устройство дл пр мого и обратного преобразовани чисел из кода снстеьш остаточньпс классов в двоичный код, содержащее приемные регистры, накапливающие счетчики, суммирующие по модулю счетчики, ком мутирук цие элементы ПНедостаток указанного устройства заключаетс в значительном объеме оборудовани , предназначенного дл преобразовани чисел. Наиболее близким к предлагаемому вл етс устройство дл пр мого и обратного преобразовани чисел из кода системы остаточных классов в двоичный код, содержащее (n+t) счетчик , (п-И) дешифратор нул , два элемента И, два триггера и переключатель , причем единичный выход первого триггера подключен к первому входу первого элемента И, второй вход которого соединен с тактовой шиной устройства, а выход соединен с тактовой шиной устройства, выход подключен к входам счетчиков, выход вто рого элемента И подключен к первому входу переключател , выход которого соединен с нулевым входсм первого триггера, выход которого соединён с входом пуска устройства, входы дешифраторов нул соединены с выходами соответствуквдих счетчиков выходы дешифраторов нул подключены к входам второго элемента И, а выход (п+1)го дешифратора нул соединен с вторым входом переключател , нулевой и единичный входы второго триггера подк1вочеш 1 к первой и второй управл ющим шинам устройства соответ ственно, нулевой выход второго триггера подключен к входу управлени сл(кением м первых счетчиков и входу управлени вычитанием (i + 1)-ro счетчиха , единичный выход второго триг .гера подключен к входу управлени вычитанием первых счетчиков и входу управлени сложением (Т1+1)-го счетчика С 21. Недостатком известного устройства вл етс сравнительно низкое быстро:действие . Цель изобретени - повьшение быстродействи устройства путем повышени скорости преобразовани чисел из кода системы остаточных классов в двоичную позиционную систему. Поста зленна цель достигаетс тем, что устройство дл пр мого и обратного преобразовани чисел из кода системы остаточных классов в двоичный код, содержащее (п+1) счетчиков, (п+1) дешифраторов нул , два элемента И, два триггера и переключатель, причем входы дешифраторов нул соединены с выходани соответствук цих счетчиков, единичный выход первого триггера подключен к первому входу первого элемента И, второй вход которого соединен с тактовым входом устройства, а выход подключен к первым входам счетчиков , выход второго элемента И подключен к первому входу переключател , к второму входу которого подключен выход первого дешифратора нул , выход переключател соединен с нулевым входом первого триггера, единичньв вход которого соединен с входом Пуска устройства , выходы дешифраторов нул с второго по п-й подключены к входам второго элемента И, нулевой и единичный входы второго триггера подключены к входам управлени переводом в двоичньй код и обратно устройства соответственно , нулевой выход второго триггера подк/ночен к входам управлени сложением первого счетчика и вычитанием счетчиков с второго по (п+1)-й, единичный выход второго триггера подключен к входам управлени вычитанием первого счетчика и сложением счетчиков с второго по ()-й, выходы счетчиков соединены с входами соответствующих дешифраторов нул , содержит третий и четвертый элементы И, причем входы с перво.го по третий третьего элемента И соединены соответственно с единичным выходом первого триггера, тактовым входом устройства и пр мым выходом четвертого элемента И, инверсный выход которого подключен к третьему входу первого элемента И, выход третьего элемента И подключен к вторым входам счетчиков с первого по п-й, первь и второй входы четвертого элемента И соединены соответственно с нулевым выходом второго триггера и выходом (n+t)-ro дешифратора нул . На чертеже представлена схема устройства дл пр мого и обратного преобразовани чисел из кода системы остаточных классов в двоичный код. Устройство дл пр мого и обратно . го преобразовани чисел из кода сис теьш остаточных классов в двоичный код содерзЕИт триггер 1, первый счет чин 2, счетчики 3 с второго по (п+|)-й, дешйфратЪры 4 нул , переключатель 5, триггер 6, элементы И 7 - 10, тактовый вход 11, вход 12 пуска, управл ющий вход преобразовани числа из двоичного ко . да 13, управл кщий вход 14 преобразо вани числа в двоичный код. Счетчики 3 осуществл ют счет по модулю соответствующего основани системы остаточных классов. Сигналы . на вторых входах счетчиков 2 и 3 вызывают изменение их содержимого на величину, равную наименьшему основанию системы остаточных классов. Устройство дл пр мого и обратног преобразовани чисел из кода системы остаточных классов в двоичный код работает следующим образом. 1 В режиме преобразовани в код сие темы остаточных классов сигнал подаетс на вход 13, переключатель 5 устанавливаетс в первое положение, число в двоичном коде записано в счетчике 2., счетчики 3 обнулены. Триггер 1 в единичном состо нии, и сигнал с его единичного выхода под готавливает счетчик 2 к работе в режиме Вычитание, а счетчики 3 - к работе в режиме Сложение. Сигнал с нулевого выхода триггера 1 вырабатывает нулевой сигнал на единичном выходе элемента И 10 и единичньй сиг нал на нулевом выходе элемента И 10 По сигналу, приход щему по входу 12 пуска на единичный вход триггера 6, он устанавливаетс в единичное состо ние и сигналом со своего единично го выхода открывает элемент И 7 по первому входу, на третий вход которого поступает единичный сигнал с ну левого выхода элемента И 10. На второй вход элемента И 7 по тактовому входу 11 поступают тактовые импульсы , которые, пройд через элемент И 7, производ т постепенное вычитание единищ 1 в счетчике 2 и одновременно производ т заполнение по единице счетчиков 3. В момент обнулени счетчика 2 срабатывает 1 3. первый дешифратор 4 нул . сигнал с выхода которрго, пройд через переключатель 5, переводит триггер 6 в нулевое состо ние. При этом прекращаетс поступление тактовых импульсов через элемент И 7. В счетчиках 3 зарегистрирован код системы остаточных классов, соответствующий двоичному коду, первоначально записанному в счетчике 2. В режиме преобразовани в двоичный код сигнал подаетс на вход .14, переключатель 5 устанавливаетс во второе положение, число в коде систеьа остаточных классов записано в .счетчиках 3, причем (п + О-й счетчик 3 имеет наименьший модуль. Счетчик 2 обнулен. Происходит переключение триггера 1 в нулевое состо ние, сигнал с его нулевого вьтода подготавливает счетчик 2 к работе в режиме Сложение, счетчики 3 - к работе- в режиме Вычитание , а элемент И 10 - к работе в зависимости от значени выходного сигнала (п+О-го дешифратора 4 нул . По сигналу, приход щему по входу 12 пуска, триггер 6 устанавливаетс в единичное состо ние и разрешает прог хождение тактовых импульсов через элемент И 7 либо элемент И 9 на входы счетчиков 2 и 3. Если значение ()-го счетчика 3 не равно нулю, то нулевой сигнал выхода (п+1)-го дешифратора 4 нул , пройд через элемент И 10, откроет по третьему входу элемент И 7 и закроет по третьему входу элемент И 9. Тактовые импульсы, пройд через элемент И 7, производ т посто нное заполнение по единице счетчика 2 и одновременно вычитание по единице из счетчиков 3. Так будет до тех пор, пока содержимое {п+1)-го счетчика 3 не станет равным нулю. Как только (п--1)-й счетчик 3 станет равным нулю, срабатывает ()-й дешифратор 4 нул , сигнал с которого, пройд через элемент И 10, закроет элемент И 7 и откроет по третьему входу элемент И 9. Тактовые импульсы, пройд через элемент И 9, производ т постепенное увеличение счетчика 2 на константу, равную модулю Гп+О-го счетчика 3 и одновременно вычитание той же константы из всех счетчиков 3, кроме (п-«:1)-го. В момент обнулени всех счетчиков 3 срабатывают дешифраторы 4 нул , сигналы с выходов которых, поступа The invention relates to computing and can be used in digital computing devices to convert numbers from a binary positional number system to. system of residual classes and about. A device is known for direct and inverse conversion of numbers from a code of supervised residual classes to a binary code containing receiving registers, accumulating counters, modulo-counters, commutation elements, and the Predistema of this device consist of a significant amount of equipment intended for converting numbers. The closest to the present invention is a device for direct and inverse conversion of numbers from the code of the system of residual classes to a binary code, containing an (n + t) counter, (p-I) decoder zero, two AND elements, two triggers and a switch, and the unit the output of the first trigger is connected to the first input of the first element I, the second input of which is connected to the clock bus of the device, and the output is connected to the clock bus of the device, the output is connected to the counter inputs, the output of the second element I is connected to the first input of the switch, the output which is connected to the zero input of the first trigger, the output of which is connected to the device start input, the inputs of the zero decoders are connected to the outputs of the corresponding counters, the outputs of the zero decoders are connected to the inputs of the second element I, and the output (n + 1) of the second decoder zero is connected to the second input of the switch, the zero and single inputs of the second trigger are pushed to the first and second control buses of the device, respectively, the zero output of the second trigger is connected to the control input of the second (first counter counters and the control input By subtracting (i + 1) -ro counter, the single output of the second trigger is connected to the control input of the subtraction of the first counters and the input of the addition of the (T1 + 1) -th counter C 21. A disadvantage of the known device is relatively low fast: action. The purpose of the invention is to increase the speed of the device by increasing the speed of converting numbers from the code of the system of residual classes to the binary positional system. The fast goal is achieved by the fact that the device for direct and inverse conversion of numbers from the code of the system of residual classes to a binary code containing (n + 1) counters, (n + 1) zero decoders, two AND elements, two triggers and a switch, the inputs of the zero decoders are connected to the output of the corresponding meters, the single output of the first trigger is connected to the first input of the first element I, the second input of which is connected to the clock input of the device, and the output is connected to the first inputs of the counters, the output of the second element I connected At the first input of the switch, to the second input of which the output of the first decoder is connected is zero, the output of the switch is connected to the zero input of the first trigger, one input of which is connected to the device Start input, the outputs of the zero decoder from the second to the nth input are connected to the inputs of the second element I, the zero and single inputs of the second trigger are connected to the inputs of the translation control to the binary code and back of the device, respectively, the zero output of the second trigger of the SC / night to the inputs of the addition control of the first counter and reading the counters from the second to (n + 1) -th, the single output of the second trigger is connected to the control inputs by subtracting the first counter and adding the counters from the second to () -th, the outputs of the counters are connected to the inputs of the corresponding decoder zero, contains the third and fourth elements And , the inputs from the first to the third of the third element And are connected respectively to a single output of the first trigger, a clock input of the device and a direct output of the fourth element And, the inverse output of which is connected to the third input of the first element And, the output of the third element And is connected to the second inputs of the counters from the first to the fifth, the first and second inputs of the fourth element And are connected respectively to the zero output of the second trigger and the output (n + t) -ro of the zero decoder. The drawing shows a diagram of a device for direct and inverse conversion of numbers from the code of a system of residual classes to a binary code. Device for direct and back. The first conversion of numbers from the system code of residual classes to binary code contains trigger 1, the first count is rank 2, counters 3 from the second to (n + |) th, cheap 4, zero 5, trigger 6, elements I 7 - 10, a clock input 11, a start 12 input, a number conversion control input from a binary code. yes 13, control input 14 converts a number into a binary code. Counters 3 are modulated according to the corresponding base of the residual class system. Signals. on the second inputs of counters 2 and 3, they cause a change in their contents by an amount equal to the smallest base of the system of residual classes. A device for direct and inverse conversion of numbers from the code of the system of residual classes to binary code works as follows. 1 In the conversion mode to the code of the topic of residual classes, the signal is fed to the input 13, the switch 5 is set to the first position, the number in the binary code is recorded in the counter 2., the counters 3 are reset. Trigger 1 is in the unit state, and the signal from its single output is prepared by meter 2 for operation in the Subtraction mode, and meters 3 for the operation in the Addition mode. The signal from the zero output of the trigger 1 generates a zero signal at the unit output of the element AND 10 and a single signal at the zero output of the element And 10 According to the signal arriving at the trigger input 12 to the single input of the trigger 6, it is set to one unit output opens element 7 at the first input, the third input of which receives a single signal from the zero output of element 10. At the second input of element 7 7, clock pulses 11 receive clock pulses which, having passed through element 7,gradual subtraction of unity 1 in counter 2 and at the same time the filling is performed on the unit of counters 3. At the moment of zero counter 2, 1 3 triggers. The first decoder is 4 zero. the signal from the output of which, having passed through the switch 5, sets the trigger 6 to the zero state. In this case, the flow of clock pulses through element 7 is stopped. In counters 3, the residual class system code is registered, corresponding to the binary code originally recorded in counter 2. In the binary code conversion mode, the signal is applied to input .14, switch 5 is set to the second position, the number in the system code of the residual classes is written in. counters 3, moreover (n + O th counter 3 has the smallest module. Counter 2 is zero. Trigger 1 switches to the zero state, the signal from its zero output It prepares counter 2 for operation in Addition mode, counters 3 for operation in Subtraction mode, and element 10 for operation depending on the value of the output signal (n + O th decoder 4 zero. On a signal coming at input 12 start, trigger 6 is set to one and allows clock pulses to pass through element 7 or element 9 to the inputs of counters 2 and 3. If the value of () -th counter 3 is not zero, then the zero output signal (n + 1 ) th decoder 4 zero, passed through the element And 10, will open on the third input element And 7 and close about the third input element AND 9. The clock pulses, passed through the element AND 7, produce a constant filling in the unit of counter 2 and at the same time subtract one from the counters 3. This will continue until the contents of the (n + 1) -th counter 3 will not become zero. As soon as (n - 1) -th counter 3 becomes equal to zero, the () -th decoder 4 zero is triggered, the signal from which, having passed through the AND 10 element, closes the AND 7 element and opens the AND 9 element on the third input. Clock pulses After passing through the element 9, a gradual increase in counter 2 by a constant equal to the module Gp + O-th counter 3 and at the same time subtracting the same constant from all counters 3, except for (n - «: 1) -th, is made. At the moment of zeroing all the counters 3, the decoders 4 zero work, the signals from the outputs of which are received

на выходы элемента И 8, вырабатывают на его выходе сигнал, который, пройд через переключатель 5 на нулевой вход триггера 6, переводит его в нулевое состо ние и прекращает тем саMifM поступление тактовых импульсов на входы счетчиков 2 и 3 через элементы И 7 или И 9. В счетчике 2 при этом регистрируетс двоичнь код преобразованного числа.the outputs of the element And 8, produce at its output a signal that, having passed through the switch 5 to the zero input of the trigger 6, translates it into the zero state and stops the flow of clock pulses to the inputs of the counters 2 and 3 through the elements 7 and 9 In counter 2, the binary code of the converted number is registered.

Изобретение обладает большим быстродействием , чем прототип, так какThe invention has greater speed than the prototype, since

преобразование числа из кода системы остаточных классов в двоичную позиционную систему в прототипе происходит за Ц тактов, где равио двоично позиционному числу, а в предлагаемом устройстве - за (М)...-., Ринл+Гтг -1the conversion of the number from the code of the system of residual classes to the binary positional system in the prototype takes place in Q cycles, where the ravio is in binary position number, and in the proposed device in (M) ...-., Rinl + Gtg -1

11 fr ч ( 11 fr h (

тактов. mifijcycles. mifij

Таким образом, быстродействие пред0 лагаемого устройства при преобразовании числа в двоичную позиционную систему существенно выше.Thus, the speed of the proposed device when converting a number to a binary position system is significantly higher.

8СВК изСОК8SBC iSCO

/4/four

/3/ 3

Claims

DEVICE FOR DIRECT AND REVERSE CONVERSION OF NUMBERS FROM THE RESIDUAL CLASS SYSTEM CODE TO BINARY CODE, containing (n + 1) counters, (n + 1) zero decoders, two And elements, two triggers and a switch, and the inputs of zero decoders are connected to the outputs of the corresponding counters , the single output of the first trigger is connected to the first input of the first element And, the second input of which is connected to the clock input of the device, and the output is connected to the first inputs of the counters, the output of the second element And ·> is connected to the first input of the switch, to the second the input of which the output of the first 'zero decoder is connected, the output of the switch is connected to the zero input of the first trigger, the single input of which is connected to the start input of the device, the outputs of the second decoders from the second to the ηth are connected to the inputs of the second element And, the zero and single inputs of the second trigger connected to the translation control inputs into the binary code of the device back, respectively, the zero output of the second trigger is connected to the control inputs of adding the first counter and subtracting the counters from the second to (n + 1) -th unit the second output of the second trigger is connected to the control inputs by subtracting the first counter and adding the counters from the second to (n + 1) -th, characterized in that, in order to increase the speed of the device, it contains the third and fourth elements And, the inputs from the first to the third the third element And are connected respectively with the single output of the first trigger, the clock input of the device and the direct output of the fourth element And, the inverse output of which is connected to the third input of the first element And, the output of the third element And is connected · to the second input odes of counters from the first to the nth, the first and second inputs of the fourth AND element are connected respectively to the zero output of the second trigger and the output of the (n + 1) th zero decoder.

1 1089573 2