SU1061136A1 - Устройство дл вычислени элементарных функций - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ЭЛЕМЕНТАРНЫХ ФУНКЦИЙ, содержащее регистр аргумента, регистр квадранта , блок пам ти функций, дешифратор функций, дешифратор адреса, блок синхронизации и блок пам ти значений, причем информационные входы блока пам ти функций и регистра квадранта соединены с входом задани  вида функции устройства, вход задани  аргумента которого соединен с информационным входом регистра аргумента , выход блока пам ти функций соединен с первым информационным входом дешифратора функций, второй информационный вход которого соединен с выходом регистра квадранта, управл ющие входы блока пам ти функций, регистра квадранта, регистра аргумента и входы разрешени  выдачи дешифратора функции и дешифратора адреса соединены с первым входом блока синхронизации, отличающеес  тем, что, с целью повышени  быстродействи . в него введены четыре группы элементов И, три группы элементов ИЛИ и коммутатор, причем выход регистра аргумента соединен с первыми входами элементов И первой и второй группы, вторые входы и выходы элементов И первой группы соединены соответственно с первым выходом блока синхронизации и информационным входом дешифратора адреса, выход которого соединен с входами элементов ИЛИ первой группы, выходы которых соединены с первыми входами элементов И третьей группы, вторые входы которых соединены с первым выходом дешифратора функций, выходы элементов И третьей группы соединены с входами элементов ИЛИ второй группы, выходы которых соединены с первыми входами элеменi тов И четвертой группы, вторые входы которых соединены с вторым выходом блока (Л синхронизации, выходы элементов И четвертой группы соединены с входом блока пам ти значений и входами элементов ИЛИ третьей группы, выходы которых соединены с управл ющим входом коммутатора, информационные входы и выходы которого соединены соответственно с выходами блока пам ти значений и входами записи регистра 05 аргумента, вход знака которого соединен с вторым выходом дешифратора функций, третий выход блока синхронизации соединен с вторыми входами элементов И второй ОС группы. о

Description

Изобретение относитс  к вычислительiой технике и предназначено дл  использовани  в информационно-измерительных системах, дискретных преобразовател х координат, в чистемах, св занных с функциональными преобразовател ми дискретной информации.

Известно устройство, содержащее блок пам ти, регистр, информационные входы которого соединены с информационными входами устройства, выходы регистра через первую группу элементов И соединены с входами блока адресации, а через вторую группу элементов И подключены к входам устройства. Выходы блока адресации подключены к входам первого коммутатора, управл ющие входы первой группы и второй элементов И первого коммутатора и регистра соединены с выходом блока управлени . Устройство содержит также одну группу элементов ИЛИ, распределительный блок и дополнительные коммутаторы, входы которых соединены с выходами блока адресации , управл ющие входы подключены к выходу блока управлени , выходы коммутаторов соединены соответственно с входом блока пам ти и через группу элементов ИЛИ подключены к управл ющим входам распределительного блока. Выходы блока па .м ти через распределительный блок подключены к счетным, входам регистра 1.

Это устройство также воспроизводит только одну элементарную функцию. Однако вычислительный процесс, как правило, не ограничиваетс  вычислением одной функции , поэтому дл  вычислени  некоторого числа элементарных функций потребуетс  создать дл  каждой функции свое устройство , каждое из которых будет содержать одинаковые блоки; регистр, блок пам ти, два блока элементов И, элементы ИЛИ, распределительный блок, блок дешифровки адреса, коммутаторы. Это устройство имеет больщую потребл е.мую мощность и низкую надежность.

Наиболее близким по технической сущности к предлагаемому  вл етс  устройство, содержащее п-разр дный регистр входного аргумента, однозар дный элемент пам ти функционального назначени  (sinx/cosx) двухразр дный регистр определени  квадрата , выходы п-разр дного регистра подключены к входам мультиплексора непосредственно или через компаратор входа, управл ющий вход которого подключен к перво.му выходу дешифратора функционального назначени , первые входы которого соединены с выходами одноразр дного элемента пам ти, а вторые входы подключены к выходам двухразр дного регистра определени  квадрата, второй выход дещифратора подключен к знаковому входу компаратора выхода, вход которого подключен к входу функционального преобразовател , вход которого соединен с выходом мультиплексора , выходы компаратора выхода подключены к входам регистра косинуса (cosx) и к входам регистра синуса (sinx), выходы регистров cos х, sin х подключены или к выходам устройства вычислени  тригонометрических функций от входного угла, или к первым входам схемы разделени  подключен выход регистра cos х, вторые входы соединены с выходом регистра sin х, а выходы схемы разделени  подключены к выходам

0 устройства, управл ющие щины подключены к соответствующим щинам устройства управлени .

Кроме того, преобразователь функций содержит регистр входа, четыре блока пам ти , каждый из которых состоит из де шифратора адреса и числового блока пам ти и сумматора, причем входы регистра входа  вл ютс  входами преобразовател  функции, а соответствующие выходы регистра хода подключены к соответствуюQ щим входам дещифраторов адреса, выходы которых соединены с соответствующими входами числовых блоков пам ти, выходы которых подключены к соответствующим входам сумматора, выходы которого  вл ютс  выходами преобразовател  функ5 ции 2. .

Врем  вычислени  тригонометрических функций secx, cosec X, ctgx, tgx в данном устройстве определ етс  по формуле

(1заБвх + ъы6 + м+t -ft}an-y

+ tдeл,(1)

0 где .BX - врем  записи входных данных; t - врем  обработки информации

в мультиплексоре; i-Bbie - врем  выборки; ijafj.y- врем  записи значени  функций; 5t(, - врем  обработки информации

в компараторе; 1дел- врем  выполнени  операции

делени ;

1 - врем  воспроизведени  функQции sinx или cosX.

1ф 21запвх + t, + tct4i(2)

гдеtcM -врем  выполнени  операции суммировани  двух п-разр дных слагаемых .

Из формулы (1) видно, что быстродей5 ствие устройства невелико.

Цель изобретени  - повышение быстродействи .

Поставленна  цель достигаетс  тем, что в устройство дл  вычислени  элементарных

0 функций, содержащее регистр аргумента, регистр квадранта, блок пам ти функций, дешифратор функций, дешифратор адреса, блок синхронизации и блок пам ти значений , причем информационные входы блока

пам ти функций и регистра квадранта соединены с входом задани  вида функции устройства, вход задани  аргумента которого соединен с информационным входом регистра аргумента, выход блока пам ти функций соединен с первым информационным входом дешифратора функций, второй информационный вход которого соединен с выходом регистра квадранта, управл ющие входы блока пам ти функций, регистра квадранта , регистра аргумента и входы разрешени  выдачи дешифратора функции и дешифратора адреса соединены с первым выходом блока синхронизации, дополнительно введены четыре группы элементов И, три группы элементов ИЛИ и коммутатор, причем выход регистра аргумента соединен с первыми входами элементов И первой и второй групп, вторые входы и выходы элементов И первой группы соединены соответственно с первым входом блока синхронизации и информационным входом дешифратора адреса , выход которого соединен с входами элементов ИЛИ первой группы, выходы которых соединены с первыми входами элементов И третьей группы, вторые входы которых соединены с первым выходом дешифратора функций, выходы элементов И третьей группы соединены с входами элементов ИЛИ второй группы, выходы которых соединены с первыми входами элементов И четвертой группы,, вторые входы которых соединены с вторым выходом блока синхронизации , выходы элементов И четвертой группы соединены с входом блока пам ти значений и входами элементов ИЛИ третьей группы, выходы которых соединены с управл юшим входом коммутатора, информационные входы и выходы которого соединены соответственно с выходами блока пам ти значений и входами записи регистра аргумента, вход знака которого соединен с вторым выходом дешифратора функций.

третий выход блока синхронизации соединен с вторыми входами элементов И второй группы.

На чертеже представлена блок-схема устройства .

Устройство дл  вычислени  элементарных функций содержит блок 1 пам ти функций , дешифратор функций 2, регистр квагранта 3, регистр 4 аргумента, группы элементов И 5 и 6, дешифратор адреса 7, груп0 пу элементов ИЛИ 8, группу элементов И 9 группу элементов ИЛИ 10, группу элел;«нтов И 11, блок пам ти значений 12, группу элементов ИЛИ 13, коммутатор 14 и блок синхронизации i5.

Особенность алгоритма устройства за5 ключаетс  в том, что использу  способ ст пенчатой аппроксимации функции, где величина ступени определ етс  допустимой величиной погрешности воспроизведени  функций, определ етс  сложение по модулю 2 кода входного аргумента и констан0 ты к нему, хранимой в блоке пам ти значений 12, причем константа представл ет собой значение, определенное суммой по модулю 2 кода входного аргумента и соответствующего кода значени  функции.

5 В табл. 1 дл  одного значени  аргумента X определены константы Д к различным функци м.

Кроме того, обработка входной кодовой

последовательности аргумента ведетс  по

группам в каждой группе по п/с разр дов,

где п - разр дность кода аргумента; с -

число групп.

В табл. 2 приведены примеры значений корректирующих констант по группам дл  функций sin X, tgx, thx, х, е 0,2-0,3.

Таблица

Приме н и е. Знак ®

два.

:начает сложение по модулю Примечание. Устройство работает следующим образом . Код аргумента с выхода регистра 4 через группу 5 элементов И поступает йа дешифратор адреса 7, дешифруетс  и через группу 8 элементов ИЛИ поступает на входы группы 9 элементов И, на управл ющие входы которых приходит импульс с выходов дешифратора 2 функций, на выходы которого по импульсу с блока сийхронизации 15 подаетс  код функции, с выхода регистра 3 по вл етс  сигнал, соответствующий знаку в квадранте воспроизводимой функции, который записывает эту информацию в знаковую  чейку регистра 4. По приходу сигнала с дешифратора 2 на соответствующие входы группы 9 элементов И выходна  информаци  о выборе соответствующих элементов И 11 проходит через группу 10 элементов ИЛИ. Управл ющий импульс, поступающий с блока синхронизации 15, коммутирует выходные импульсы соответствующего на входы блока пам ти значений 12 и через группу 13 элементов ИЛИ поступает на управл ющие входы комТаблица2 Группы разбиваютс  от зап той по 4 разр да; значени  хран тс  в блоке пам ти 12 мутатора 14, при этом на его информационные входы приход т сигналы с выходов блока пам ти значений 12, в котором хран тс  константы дл  соответствующих аргумента и функции. Выходные сигналы коммутатора 14 поступают на входы записи регистра 4. В регистре установилось значение соответствующей функции дл  входного аргумента. По разрешающему импульсу с блока синхронизации, поступившему на вторые входы группы элементов И 6 на выходах устройства по вл етс  код значени  функции. Врем  воспроизведени  функций tgx, ctgx, secx и др. равно: : эап.бх +61выб .(3) где -врем  прохождени  информации через коммутатор; 1пт врем  переброса триггера из одного состо ни  в другое. Из сопоставлени  быстродействи  прототипа (1) и быстродействи  предлагаемого устройства (3) дл  воспроизведени  функций tgx, ctgx,-cosecx видно, что быстродействие предлагаемого выше на величину 78

At tfl-t, известно te t t, если прин ть i предлагаемого устройства позвол ют м к tuflf, i, товоспроизводить не только тригонометричесДт 3тзап.вх +taan-y +2teoM +1дел (4)элементарные функции, например Цх,

Кроме того, структурна  схема и алгорит-thx.

1061136

кие функции как в прототипе, но и другие

Claims (1)

1. УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ЭЛЕМЕНТАРНЫХ ФУНКЦИЙ, содержащее регистр аргумента, регистр квадранта, блок памяти функций, дешифратор функций, дешифратор адреса, блок синхронизации и блок памяти значений, причем информационные входы блока памяти функций и регистра квадранта соединены с входом задания вида функции устройства, вход задания аргумента которого соединен с информационным входом регистра аргумента, выход блока памяти функций соединен с первым информационным входом дешифратора функций, второй информационный вход которого соединен с выходом регистра квадранта, управляющие входы блока памяти функций, регистра квадранта, регистра аргумента и входы разрешения выдачи дешифратора функции и дешифратора адреса соединены с Первым входом блока синхронизации, отличающееся тем, что, с целью повышения быстродействия, в него введены четыре группы элементов И, три группы элементов ИЛИ и коммутатор, причем выход регистра аргумента соединен с первыми входами элементов И первой и второй группы, вторые входы и выходы элементов И первой группы соединены соответственно с первым выходом блока синхронизации и информационным входом дешифратора адреса, выход которого соединен с входами элементов ИЛИ первой группы, выходы которых соединены с первыми входами элементов И третьей группы, вторые входы которых соединены с первым выходом дешифратора функций, выходы элементов И третьей группы соединены с входами элементов ИЛИ второй группы, выходы которых соединены с первыми входами элементов И четвертой группы, вторые входы которых соединены с вторым выходом блока синхронизации, выходы элементов И четвертой группы соединены с входом блока памяти значений и входами элементов ИЛИ третьей группы, выходы которых соединены с управляющим входом коммутатора, информационные входы и выходы которого соединены соответственно с выходами блока памяти значений и входами записи регистра аргумента, вход знака которого соединен с вторым выходом дешифратора функций, третий выход блока синхронизации соединен с вторыми входами элементов И второй группы.