SU1007200A2

SU1007200A2 - Reversible counter with group carry-out

Info

Publication number: SU1007200A2
Application number: SU813333883A
Authority: SU
Inventors: Владимир Алексеевич Грехнев; Виктор Михайлович Кравченко
Original assignee: Войсковая Часть 44388
Priority date: 1981-09-04
Filing date: 1981-09-04
Publication date: 1983-03-23

Abstract

РЕВЕРСИВНЫЙ СЧЕТЧИК С ГРУППОВЫМ ПЕРЕНОСОМ по авт. св. 799147, отличающкйс тем, что, с целью расширени функциональных возможностей, в него введены первый и второй дополнительные элементы И-НЕ, входы первого дополнительного элемента И-НЕ соединены с выходами четвертых элементов И-НЕ первого и четвертого разр дов, с шиной сложени и с шиной управлени , выход первого дополнительного элемента И-НЕ соединен с входами второго и четвертого элементов И-НЕ четвертого разр да, р входом первой группы входов по И первого элемента И-ИЛИ-НЕ второго разр да , ВХОДЫ второго дополнительного элемента соединены с шиной управлени и с выходами инверторов всех разр дов, выход второго дополнительного элемента И-НЕ соединен с входами вторых групп входов по И первых элементов И-ИЛИ-НЕ второго и третьего разр дов.REVERSIBLE COUNTER WITH GROUP TRANSFER on author. St. 799147, distinguished by the fact that, in order to expand its functionality, the first and second additional AND-NOT elements are entered into it, the inputs of the first additional AND-NE element are connected to the outputs of the fourth AND-NOT elements of the first and fourth bits, with the folding bus and with the control bus, the output of the first additional element AND-NOT is connected to the inputs of the second and fourth elements AND-NOT of the fourth bit, p by the input of the first group of inputs by AND the first element AND-OR-NOT of the second bit, the INPUTS of the second additional element connected to the control bus and to the inverter outputs of all bits, the output of the second additional element AND-NOT is connected to the inputs of the second group of inputs by AND of the first AND-OR-NOT elements of the second and third bits.

Description

Изобретение относитс к .вычисзлительной технике и может быть исполь зовано дл суммировани и вычитани импульсных последовательностей. Известен реверсивный счетчик с групповым переносом, содержащий четыре разр да, каждый из которых содержит первый, второй, третий и четвертый элементы И-НЁ, инвертор, и первый и BTopori элементы И-ИЛИ-НЕ выход первого элемента И-НЕ соедине с первыми входами второго .и третьего элементов И-НЕ, выходы которых соединены с первыми входами соответ ственно первого и четвертого элемен тов И-НЕ, второй вход второго элемента И-НЕ соединен с вторым входом четвертого элемента И-НЕ и выходом первого элемента И-ИЛИ-НЕ, второй вход первого элемента И-НЕ соединен с вторым входом третьего элемента И-НЕ и выходом второго элемента И-ИЛИ-НЕ, выход четвертого элемента И-НЕ соединен с входами первой и второй групп входовпо И первого элемента И-ИЛИ-НЕ данного разр да, входами первых групп входов по И первого и второго элементов .И-ИЛИ-Н всех последующих разр дов и входом инвертора данного разр да, выход ко торого соединен с входами первой и второй групп входов по И второго элемента И-ИЛИ-НЕ данного разр да и входами вторых групп входов по И перЪого и второго элементов И-ИЛИ-Н всех последующих разр дов, шина сло жени соединена с входами первых групп входов по И первых и вторых элементов И-ИЛИ-НЕ всех разр дов, а шина вычитани соединена с входами вторых групп входов по И первых и вторых элементов И-ИЛИ-НЕ всех разр дов ll . Недостатком известного реверсивного счетчика с групповым переносом вл етс ограниченность его функционапьных возможностей, так как этот реверсивный счетчик ведет реверсивнь счет только в двоичном коле. Целью изобретени вл етс расширение функциональных возможностей, Поставленна цель достигаетс тем что в реверсивный счетчик с группоBfcJM переносом, содержащий четыре разр да, каждый из которых содержит первый, второй, третий и четвертый элементы И-НЕ, инвертор и первый и второй элементы И-ИЛИ-fft: выход пер вого элемента И-НЕ соединен с первыми входами второго третьего элементов И-НЕ, выходы которых соединены с первыми входами соответственно первого и четвертого элементов И-НЕ второй вход второго элемента И-НЕ соединен с вторым входом четвертого элемента И-НЕ и выходом первого элемента И-ИЛИ-НЕ, второй вход первого элемента И-НЕ соединен с вторым входом третьего элемента И-НЕ и выходом второго элемента И-ИЛИ-НЕ, выход четвертого элемента И-НЕ соединен с входами первой и второй групп входов по И первого элемента И-ИЛИ-НЕ данного разр да и входами первых групп входов по И первого и второго элементов И-ИЛИ-НЕ всех последующих разр дов и входом инвертора данного разр да, выход которого соединен с входами первой и второй групп входов по И второго элемента И-ИЛИ-НЕ данного разр да и входами вторых групп входов по И первого и второго элементов И-ИЛИ-НЕ всех последующих разр дов, шина сложени соединена с входами первых групп входов по И первых и вторых элементов И-ИЛИ-НЕ всех разр дов, а шина вычитани соединена с входами вторых групп входов по И первых и вторых элементов И-ИЛИ-НЕ всех разр дов, введены первый и второй дополнительные элементы И-НЕ, входы первого дополнительного элемента И-НЕ соединены с вы-ходакш четвертых элементов И-НЕ первого и четвертого разр дов, с шиной сложени и с шиной управлени , выход первого дополнительного элемента И-НЕ соединен с входами второго и четвертого элементов И-НЕ четвертого разр да, с входом первой группы входов по И первого элемента И-ИЛИ-НЕ второго разр да, входы -второго дополнительного элемента И-НЕ соединены с шиной управлени и с выходами инверторов всех разр дов, выход второго дополнительного элемента И-НЕ соединен с входс1ми вторых групп входов по И первых элементов И-ИЛИ-НЕ второго и третьего разр дов. На чертеже показана структурна схема реверсивного счетчика с групповым переносом. Реверсивный счетчик с групповым переносом содержит первый 1, второй 2,, третий 3 и четвертый 4 разр ды , а также первый 5 дополнительный и второй 6 дополнительный элементы И-НЕ. Каждый разр д содержит первый 7, второй 8, третий 9 и четвертый 10 элементы И-НЕ, инвертор 11 и первый 12 и второй 13 элементы И-ИЛИ-НЕ, выход первого элемента И-НЕ 7 соединен с первьи«1 входами второго 8 и третьего 9 элементов И-НЕ, выходы которых соединены с первыми входами соответственно первого 7 и четвертого 10 элементов И-НЕ, второй вход второго элемента И-НЕ 8 соединен с вторым входом четвертого элемента И-НЕ 10 и выходом первого элемента И-ИЛИ-НЕ 12, второй вход первого элемента И-НЕ 7 соединей с вторым входом третьего элемента И-НЕ 9 и выходом второго элемента .The invention relates to computing techniques and can be used to sum and subtract pulse sequences. There is a known reversing counter with group transfer, containing four bits, each of which contains the first, second, third and fourth AND-NOT elements, the inverter, and the first and BTopori AND-OR-NOT elements of the output of the first AND-NOT element connected to the first inputs the second .and the third NAND elements, the outputs of which are connected to the first inputs, respectively, of the first and fourth NAND elements, the second input of the second NAND element is connected to the second input of the fourth NAND element and the output of the first AND-OR- element NOT, the second input of the first element AND NOT connect En with the second input of the third element AND-NOT and the output of the second element AND-OR-NOT, the output of the fourth element AND-NOT connected to the inputs of the first and second groups of inputs to the first element AND-AND-NOT of this bit, the inputs of the first groups of inputs on Both the first and second elements. AND-OR-H of all subsequent bits and the inverter input of the given bit, the output of which is connected to the inputs of the first and second groups of inputs of the second element AND-AND-NOT of this bit and the inputs of the second groups of inputs for the first and second elements AND-OR-H of all subsequent bits, tires and the slots are connected to the inputs of the first groups of inputs of the first and second elements AND-OR-NOT of all bits, and the subtraction bus is connected with the inputs of the second groups of inputs of AND first and second elements of the AND-OR-NOT of all bits ll. A disadvantage of the known reversible counter with group transfer is the limitations of its functional capabilities, since this reversible counter counts the reversal only in binary cola. The aim of the invention is to extend the functionality. The goal is achieved by the fact that in a reversible counter with BfcJM group transfer containing four bits, each of which contains the first, second, third and fourth elements AND-NOT, the inverter and the first and second elements AND-OR -fft: the output of the first NAND element is connected to the first inputs of the second third NAND elements, the outputs of which are connected to the first inputs of the first and fourth NAND elements, respectively, and the second input of the second NAND element connected to the second input m of the fourth element AND-NOT and the output of the first element AND-OR-NOT, the second input of the first element AND-NOT is connected to the second input of the third element AND-NOT and the output of the second element AND-OR-NOT, the output of the fourth AND input is NOT connected the inputs of the first and second groups of inputs on AND of the first element AND-OR-NOT of this bit and the inputs of the first groups of inputs on AND of the first and second elements AND-OR-NOT of all subsequent bits and the input of the inverter of this bit, the output of which is connected to the inputs the first and second groups of inputs on the AND of the second element AND-OR-NOT given see the inputs of the second groups of inputs for AND of the first and second elements AND-OR-NOT of all subsequent bits, the folding bus is connected to the inputs of the first groups of inputs for AND of the first and second elements of AND-OR-NOT all bits, and the subtraction bus is connected with the inputs of the second group of inputs for the first and second elements AND-OR-NOT of all bits, the first and second additional elements AND-NOT are entered, the inputs of the first additional element AND-NOT are connected to the first and fourth elements of the first AND fourth elements bits, with a folding tire and with a control bus, out The first additional element AND-NOT is connected to the inputs of the second and fourth elements AND-NOT of the fourth bit, with the input of the first group of inputs of AND to the first element AND-OR-NOT of the second bit, the inputs of the second additional element AND are NOT connected to the bus. control and with the inverter outputs of all bits, the output of the second additional element AND-NOT is connected to the inputs of the second group of inputs on the first AND-OR-NOT elements of the second and third bits. The drawing shows a block diagram of a reversible counter with group transfer. The reversible counter with group transfer contains the first 1, second 2, third 3 and fourth 4 bits, as well as the first 5 additional and second 6 additional AND-NOT elements. Each bit contains the first 7, second 8, third 9 and fourth 10 AND-NOT elements, the inverter 11 and the first 12 and second 13 AND-OR-NOT elements, the output of the first AND-NE element 7 is connected to the first "1 inputs of the second 8 and the third 9 elements AND-NOT, the outputs of which are connected to the first inputs of the first 7 and fourth 10 elements AND-NOT, respectively, the second input of the second element AND-HE 8 is connected to the second input of the fourth element AND-NOT 10 and the output of the first AND-OR element -NE 12, the second input of the first element AND-NOT 7 connections with the second input of the third element AND-NOT 9 and the output of the second th element.

И-ИЛИ-НЕ 13, выход четвертого элемен та И-НЕ 10 соединен с входами первой и второй групп входов по И первого элемента И-ИЛЙ-НЕ 12 данного разр да и входами первых групп входов по И первого 12 и второго 13 эле- i ментов И-ИЛИ-НЕ всех последующих разр дов и входом инвертора 11 данного разрчда, выход которого соединен с входами первой и второй.групп входов по И второго элемента 10 И-ИЛЙ-НЕ 13 данного разр да ивходами вторых групп входов-.по И первого 12 и второго 13 элементов И-ИЛИ-НЕ всех последующих разр дов, ; шина 14 сложени соединена с входа- 15 ми первых групп входов по И первых i и вторых элементов И-ИЛИ-НЕ 13 всех разр дов, а ишна 15 вычитани соединена с входами вторых групп входов по И первых 12 и втор1дЬс 13 эле- 20 ментов И-ИЛИ-НЕ всех разр дов, входы первого дополнительного элемента И-НЕ 5 соединены с выходами четвертых элементов И-НВ 10 первого 1 и i четвертого 4 разр дов, с ишной «зло- 25 женин 14 и с шиной 16 управлени , выход первого дополнительного эле-мента И-НЕ 5 соединен с входами второго 8 и четвертого 10 элементов И-НЁ четвертого разр да 4, со вхо- лп дом первой группы .входов по И первого элемента И-ИЛИ-НЕ 12 второго разр да 1, входы второго дополнительно- i ГОэлемента И-НЕ 6 соединены с ши- ной 16 управлени и с выходами ин- . верторов 11 всех разр дов, выход вто- рого дополнительного элемента И-НЕ соединен с входами вторых групп входов по И первых элементов И-ИЛИ-НЕ 12 второго 2 и третьего 3 разр дов.AND-OR-NOT 13, the output of the fourth element AND-NOT 10 is connected to the inputs of the first and second groups of inputs on AND of the first element AND-ILY-NOT 12 of this bit and the inputs of the first groups of inputs on AND 12 of the first and second 13 elements i Copies are AND-OR-NOT of all subsequent bits and the input of the inverter 11 of this order, the output of which is connected to the inputs of the first and second groups of inputs by AND the second element 10 AND-ILY-NOT 13 of this discharge and the inputs of the second groups of inputs-. And the first 12 and second 13 elements AND-OR-NOT of all subsequent bits,; bus 14 is connected to the inputs of the first groups of inputs of the first and the first and second elements of the AND-OR-NOT 13 of all bits, and the 15 subtraction is connected to the inputs of the second group of inputs of the first 12 and second 13 13 elements AND-OR-NOT of all bits, the inputs of the first additional element AND-NOT 5 are connected to the outputs of the fourth elements AND-HB 10 of the first 1 and i of the fourth 4 bits, with the “14 and 14” bus with control bus 16, output the first additional element AND-NOT 5 is connected to the inputs of the second 8 and fourth 10 elements and-НЁ the fourth bit 4, with the input n house .The inputs of the first group of first AND-OR-NO element 12 of the second discharge 1 second inputs Advanced- i GOelementa AND-NO element 6 are connected to Shih hydrochloric control 16 and outputs invariant. There are 11 bits of all bits, the output of the second additional AND-NOT element is connected to the inputs of the second input groups by the AND AND-OR-HE 12 elements of the second 2 and the third 3 bits.

Реверсивный счетчик с rpynnojitiM 40 переносом работает следукицим образ ом. ,Reversible counter with rpynnojitiM 40 transfer works as follows image. ,

В режиме обычного двоичного счета на шину управлени 16 подан сигнал, / равный логическому нулю, который 45 поступа на входы элементов И-ЯЕ 5 и 6 закрывает последние и на выходах этих элементов будет посто нно единичный логический сигнал.In the normal binary counting mode, the control bus 16 is given a signal / equal to a logical zero, which 45 enters the inputs of the elements EI-EE 5 and 6 closes the latter and at the outputs of these elements there will always be a single logical signal.

Следовательно, элементы И-{)В 5 sO и 6 не вли ют на работу реверсивного счетчика с групповым переносом, поэтому при поступлении импульсов на шину 14 счетчик работает в режиме суммировани , при поступлении rj импульсов на шину 15 счетчик работает в. режиме вычитани , причем и сложение и вычитание осуществл етс в двоичном коде.Consequently, the elements AND - {) B 5 sO and 6 do not affect the operation of the reversible counter with group transfer, therefore when the pulses arrive at the bus 14 the counter works in the summation mode, when the rj pulses arrive at the bus 15 the counter works at. the subtraction mode, and the addition and subtraction is carried out in binary code.

В режиме работы счетчика в дво- ,ично-дес тичном коде на шину управйе-; ни 16 подан сигнал,, равный логической единице. В этом случае элемент И-НЕ 5 корректирует работу счетчика в режиме суммировани , а элеьюнт И-НЕ 6 в режиме вычитани .65In the mode of operation of the counter in the two-digit-decimal code on the bus control-; None 16 given a signal equal to a logical one. In this case, the element AND-NOT 5 corrects the operation of the counter in the summation mode, and the output of AND-NOT 6 in the subtraction mode .65

Действительно, допустим в начальный момент времени счетчик находитс в нулевом состо нии (на выходах элементов И-НЕ 7 - нулевой логический сигнал, на выходных шинах 14 и 15 также низкий уровень напр жени ).Indeed, at the initial moment of time, the counter is in the zero state (at the outputs of the AND-HE elements 7 there is a zero logic signal, at the output buses 14 and 15 there is also a low voltage level).

При по влении на входной шине 14 импульсов положительной пол рности осуществл етс суммирование поступающих и вIyль-coв, при этом после прихода дев того импульса второй третий разр ды устанавливаютс в нулевое логическое состо ние, а первый.и четвертый разр ды счетчика - в единичное логическое состо ние. Следовательно , на выходах элементов И-НЕ 10 первого 1 и четвертого 4 разр дов устанавливаетс единичный логический сигнал,-подготавлива элемент И-НЕ 5 к срабатыванию. С приходом дес тогоимпульса сложени первый разр д устанавливаетс в нулевое состо ние, одновременно на выходе элемента И-НЕ 5 по вл етс сигнал, равный логическому нулю, который устанавливает триггеры , второй и четвертый разр ды в нулевое состо ние и устройство возвращаетс в исходное состо ние. Наличие св зей .с выхода элемента И-НЕ Г 5 на вход элемента 13 второго разр да и на вход элемента 10 четвертого райр да преп тствует неправильной работе счетчика. Таким образом, осуществл етс суммирование поступающих импульсов в двоично-дес тичном кодеWhen appearing on the input bus 14 pulses of positive polarity, the incoming and outgoing volts are summed, and after the ninth pulse arrives, the third third bit is set to the zero logical state, and the first and fourth bits of the counter are unitized condition. Consequently, a single logic signal is set at the outputs of the AND-NE 10 elements of the first 1 and fourth 4 bits, by preparing the AND-HE element 5 to operate. With the arrival of the decoupling pulse, the first bit is set to the zero state, at the same time, at the output of the NAND element 5, a signal equal to a logical zero appears, which sets the triggers, the second and fourth bits to the zero state, and the device returns to its original state the The presence of links. With the output of the element AND-NOT G 5 to the input of the element 13 of the second bit and to the input of the element 10 of the fourth district prevents the counter from operating incorrectly. Thus, the summation of the incoming pulses in the binary-decimal code

В режиме вычитани в момент, когда счетчик находитс в нулевом состо нии и на выходах инверторов 11 всех разр дов - логическа единица , открываетс элемент И-НЕ 6 на выходе этого элемента по вл етс сигнал, равный логическому нулю, который закрывает вторые группы И. элементов И-ИЛИ-НЕ 13 второго 2 и третьего 3 разр дов счетчика.Следовательно , с приходом по шине 15 импульса вычитани первый и Четвертый разр ды счетчика устанавливаютс в единичное состо ние, а триггеры 2 и :третий 3 разр ды остаютс в нулевом состо нии. Далее с приходом импульсов вычитани осуществл етс вычитание содержимого счетчика и с приходом дес того нмпулйса вычитани счетчик устанавливаетс в исходное нулевое состо ние.In the subtraction mode, when the counter is in the zero state and the outputs of the inverters 11 of all bits are a logical one, an AND-NE element 6 is opened. A signal equal to the logical zero appears at the output of this element, which closes the second groups I. elements AND-OR-NOT 13 of the second 2 and third 3 bits of the counter. Consequently, with the arrival on the bus 15 of the subtraction pulse, the first and fourth bits of the counter are set to one, and triggers 2 and: the third 3 bits remain in the zero state nii. Then, with the arrival of the subtraction pulses, the contents of the counter are subtracted, and with the arrival of the tenth decimal point, the subtraction is set to the initial zero state.

Так осуществл етс вычитание . поступающих импульсов в двоично-десйфич ом коде.This is how subtraction is done. incoming pulses in binary code.

: Введение дополнительных элементов и новых св зей в счетчике позвол ет расширить функциональные возможности устройства, позвол ет не только осуществл ть обычный двоичный счет, но и реверсивный пересчет поступающих jимпульсов по модулю дес ть и в двоично-дес тичном коде, что важно дл целого класса устройств дискретной автоматики и вычислительной техники: The introduction of additional elements and new connections in the counter allows to expand the functionality of the device, allows not only to carry out the usual binary account, but also reversible recalculation of the incoming j pulses modulo ten and in the binary-tenth code, which is important for the whole class devices of discrete automation and computing

Claims

REVERSE COUNTER WITH

- GROUP TRANSFER by ed.

St. No. 799147, characterized in that, in order to expand the functionality, the first and second additional NAND elements are introduced into it, the inputs of the first additional NAND element are connected to the outputs of the fourth NAND elements of the first and fourth digits, with a bus addition and with the control bus, the output of the first additional AND-NOT element is connected to the inputs of the second and fourth AND-NOT elements of the fourth category, with the input of the first group of AND inputs of the first AND-OR-NOT second element, the inputs of the second additional AND-NOT element with are connected with the control bus and with the outputs of the inverters of all categories, the output of the second additional AND-NOT element is connected to the inputs of the second groups of inputs along the AND of the first AND-OR-NOT elements of the second and third categories.

>