SU1003084A1 - Микропрограммное устройство управлени - Google Patents

Description

Изобретение относитс  к вычислительной технике и может быть использовано в устройствах управле.ни  вычислительных машин..,

Известно микропрограммное устройство управлени , содержащее блоки пам ти, регистры адреса, коммутатор, триггеры, .. элементы И, элементы ИЛИ. tl.

Однако это устройство обладает избытком оборудовани .

Известно микропрограммное устройство управлени , содержащее блоки пам ти, регистр адреса, элемент ИЛИ 2.

Недостаток известного устройства- низка  надежность работы.

Цель изобретени  - повышение надежности работы устройства.

Claims (2)

1. Поставленна  цель достигаетс  тем, что микропрограммное устройство управлени , содержащее регистр адреса, два элемента И, два блока.пам ти, каждый иэ которых содержит накопитель, деши фратор строк, дешифратор, столбцов, дешифратор микрокоманд, причем перва  группа выходов накопител  соединена с информационными входами первой группы регистра адреса, перва  группа выходов которого подключена к информационному входу дешифратора столбцов, выход которого подключен к первому адресному входу накопител , второй адресный вход которого соединен с выходом дешифратора строк, информационный вход которого соединен с второй группой выходов регистра адреса , втора  группа выходов накопител  соединена с входом дешифратора микрокоманд, выход которого подключен к информационному выходу устройства, выходы первого и второго элементов И подключены к управл нвдим входам дешифраторов столбцов и строк первого и второго блоков пам ти соответйтвенно , первые входал первого и второго элементов И соединены с управл ющим входом устройства, вторые входы - с пр мым и инверсным выходом младшего разр да регистра адреса соответственно , дополнительно содержит элемент ИЛИ, каждый блок пам ти дополнительно содержит -элемент ИЛИ, три блока контрол  дешифратора и блок контрол  адреса, причем выходы дешифраторов столбцов, строк и микрокоманд соединены с входс1ми соответственно первого второго и третьего блоков контрол  дешифраторов, выходы которых соединены соответственно с первытл, вторым и третьим входами элемента ИЛИ блока пам ти, четвертый вход которого соединен с выходом блока контрол  , вход которого соединен с первой групн-ой выходов накопител , выходы элементов ИЛИ первого и второго блоКОЕ пам ти соединены с первым и вторым входами элемента ИЛИ, выход которого подключен к информационным входам третьей группы регистра адреса, вы ход элемента ИЛИ первого блока пам ти соединен с нулевым установочным входом / 1ладшего разр да регистра адреса;еди ничный установочный вход младшего разр да которого подключен к выходу элемента ИЛИ второго блока пам ти. Блок контрол  дешифратора содержит /f узлов контрол  первого уровн , узел контрол  второго уровн  и элемент ИЛИ, причем входы узлов контрол первого уровн  подключены к входу блока, первые выходы узлов контрол  первого уровн  и выход узла контрол  второго уровн  подключены к входам .элемента ИЛИ,выход которого подключе к выходу блока, вторые выходы, узлов контрол  первого уровн  соединены с входами узла контрол  второго уровн  Узел контрол  первого уровн  содержит три элемента И и четыре элемента ИЛИ, причем входы узла соедине ны с входами первых и вторых элементов И и ИЛИ соответственно, выходы первого и второго элементов И соединены с первым и вторым входами элемента ИЛИ, выход которого подключен к первому выходу узла, выходы первог и второго элементов ИЛИ подключены соответственно к первым и вторым вхо дам третьего элемента И и четвертого элемента ИЛИ, выход которого подключен к второму выходу узла, выход тре т-.его элемента И соединен с третьим входом элемента ИЛИ, На фиг, 1 приведена функциональна схема устройства; на фиг, 2 - функци ональна  схема блока пам ти;на фиг. 3 функциональна  схема блока контрол  дешифратора. Устройство содержит регистр I адр реса, первый и второй блоки 2 и 3 пам ти, информационные выходы 4 и 5 устройства, первый и второй элементы И 6 и 7, управл квдий вход 8 устрой ства, пр мой выход 9 младшего разр да регистра 1, инверсный выход 10 младшего- разр да регистра 1, элемент ИЛИ 11, Блок 2 (3) пам ти (фиг, 2) содержит дешифратор 12 столбцов, дешифратор 13, блок-накопитель 14, дешифра .тор 15 микроксжанд, блок 16 контрол  адреса, блоки 17 контрол  дешифратора элемент ИЛИ 18, Блок 17 контрол  дешифратора са1дер жит уэлы 19 контрол  первого уровн , узел 20 контрол  второго уровн , элемент ИЛИ 21, каждый узел 19 содержит элемент И 22, элемент ИЛИ 23, элемент И 24, элементы ИЛИ 25 и 26, элемент и 27, элемент ИЛИ 28, Устройство работает следующим образом . При исправности обоих блоков пам ти сигналы на третьих выходах блоков Аам ти отсутствуют и устройство раба. тает так же, как и известное. При поступлении управл ющего импульса на блок 2 (3) пам ти адрес считываемой  чейки поступает на дешифраторы 12 и 13 столбцов и строк. Считываема  из накопител  14 информаци  поступает на входы дешифратора микрокоманд 15 и на вторую группу выходов блока пам ти.При правильной работе дешифра трров 12 и 13 столбцов и строк сигнал должен быть только на одном из выхо дов каждого из них, а при правильной работе дешифраторов 15 микрокоманд сигнал единичного уровн  должен быть на одном из выходов каждой из групп микрокоманд. Правильность работы дешифраторов 12,. 13 и 15 контролируетс блоками контрол  дешифраторов и, если сигнал единичного уровн  присутствует одновременно на нескольких выходах,/ то с выхода соответствующего блока 17 контрол  дешифраторов сигнал аварии через элемент ИЛИ 18 поступает на третий выход блока пам ти.Правильность информации, поступающей на вторую группу выходов блока пам ти, контролируетс  по четности блоком 16 контрол  адреса и в случае некорректности информации с выхода контрол  адреса сигнал аварии через элемент ИЛИ 18 поступает на третий выход блока пам ти , . Если из стро  вышел первый блок 2 пам ти, то сигнал с третьего выхода первого блока 2 пам ти поступает на п,ервый вход элемента ИЛИ 11, присваива  старшим разр дам регистра 1 адреса значение фиксированного адреса, и на нулевой установочный вход младшего разр да регистра Г адреса, осуществл   таким образом переход на подпрограмму обработки аварии, наход щуюс  во втором блоке 3 пам ти, / При выходе из стро  второго бло-ка 3 пам ти сигнал третьего выхода второго блока 3 пам ти поступает на второй вход элемента ИЛИ 11, присва- ива  старшим разр дам регистра 1 адреса значение фиксированного адреса, и на единичный установочный вход млад-, шего разр да регистра ,1,адреса, /осуществл   таким образом переход на подпрограмму обработки аварии,наход щуюс  в первом блоке 2 пам ти, В обоих случа х подпрограмма обработки аварии анализирует причину откаэа блока пам ти и при невозможности дальнейшего использовани  блока пам ти обеспечивает работу устройства по усеченной программе. Поскольку в известном устройстве неисправность одного из блоков пам т вызывает остановку устройства, iTO изобретение позволит значительно повысить надежность устройств и обеспечивает его работу при выходе из стро  одного из блоков пам ти. Дл  расчета технико-экономического эффекта примем количество сбоев при двухсменной работе устройства, врем  на определение причины сбо  и Перезапуска t 0,08 ч, количество рабочих дней в году Vc 250, стоимость одного часа работы 3 30 руб. Тогда N m-t. k-d 3-0,08250-d бОЗО 1800 руб. Таким образом, годовой экономичес кий эффект от эксплуатации одного образца составл ет 1800 руб. Формула изобретени  Микропрограммное устройство управ лени , содержащее регистр адреса, дв элемента И, два блока пам ти, кгикдый из которых содержит накопитель , дешифратор строк, дешифратор столбцов, дешифратор микрокоманд , причем перва  группа выходов накопител  объединена с информационными входами первой группы регистра адреса, перва  группа выходов которо го подключена к информационному входу дешифратора столбцов, выход которого подключен к первому адресному входу накопител , второй адресный вход которого соединен с выходом дешифратора строк, информационный вход которого соединен с вторюй группой выходов регистра адреса, втора  груп па выходов накопител  соединена с входом дешифратора микрокоманд, выхо которого подключен к информационному выходу устройства, выходы первого и второго элементов И подключены к уп равл ющим входам дешифраторов столбцов и строк первого и второго блоков пам ти соответственно, первые входы первого и второго элементов И соединены с управл ющим входом устройства вторые входы - с пр мым и инверсным выходом младшего разр да регистра ёщ реса соответственно, отличаюц е е с   тем, что, с целью повышени  надежности, оно содержит элемент ИЛИ, каждый блок дополнительно содержит элемент ИЛИ, три блока контрол  дешифратора и блок контрол  адреса, причем выходы дешифраторов столбцов, строк и микрокоманд соединены с входами соответственно первого, второго и третьего блоков контрол  дешифраторов, выходы которых соединены соответственно с первым, вторым и третьим входами элемента ИЛИ блока пам ти, четвертый вход которого соединен с выходом блока контрол  адреса, вход которого соединен с первой группой выходов накопител , выходы элементов ИЛИ первого и второго блоков па- -увпк соединены с первым и вторым вхо- дами элемента ИЛИ, выход которого подключен к информационным входам третьей группы регистра адреса, выход элемента ИЛИ первого блока пам ти -соединен с нулевым установочным входом младшего разр да регистра адреса, единичный установочный вход младшего разр да которого подключен к выходу элемента ИЛИ второго блока пам ти. 2.Устройство по п. 1, отличающеес  тем, что блок контрол  дешифратора содержит И узлов контрол  первого уровн , узел контрол  второго уровн  и элемент ИЛИ, причем входы узлов контрол  первого уровн  подключены к входу блока, первые выходы узлов контрол  первого уровн  и выход узла контрол  второго уровн  подключены к входам элемента ИЛИ, выход которого подключен к выходу блоке1, вторые выходы узлов контрол  первого уровн  соединены с входами узла контрол  второго уровн , 3.Устройство по пп. 1 и 2, о т личающеес  тем, что узел контрол  первого уровн  содержит три элемента И и четыре элемента ИЛИ, причем входы узла соединены с входами первых и вторых элементов И и ИЛИ соответственно , выходы первого и второго элементов И соединены с первым и вторым входами элемента ИЛИ, выход которого подключен к первому выходу узла, выходы первого и второго элементов ИЛИ подключены соответственно к первым и вторым входам третьего элемента И и четвертого элемента ИЛИ, выход которого подключен к второму выходу узла, выход третьего элемента И соединен с третьим входом третьего элемента ИЛИ, Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР 646333, кл. G06f 9/22, 1976.
2. 2.Авторское свидетельство СССР № 705450, кл. G06F 9/22, 1977 (прототип ) ,

   11.1i

   J

   rilT

   Ty

   ...(f -V

   (ffwJ