RU99108433A - Адресация регистров в устройстве обработки данных - Google Patents
Адресация регистров в устройстве обработки данныхInfo
- Publication number
- RU99108433A RU99108433A RU99108433/09A RU99108433A RU99108433A RU 99108433 A RU99108433 A RU 99108433A RU 99108433/09 A RU99108433/09 A RU 99108433/09A RU 99108433 A RU99108433 A RU 99108433A RU 99108433 A RU99108433 A RU 99108433A
- Authority
- RU
- Russia
- Prior art keywords
- redefinition
- register
- logic
- registers
- command
- Prior art date
Links
- 230000002441 reversible Effects 0.000 claims 4
- 238000006243 chemical reaction Methods 0.000 claims 1
- 238000006073 displacement reaction Methods 0.000 claims 1
- 238000000034 method Methods 0.000 claims 1
Claims (1)
1. Устройство обработки данных, содержащее множество регистров для хранения элементов данных, которые должны быть обработаны, процессор для обработки команд, которые должны быть применены к элементам данных, хранящимся в упомянутом множестве регистров, логику переопределения регистров для преобразования ссылки на логический регистр в предварительно выбранном наборе команд в ссылку на физический регистр, идентифицирующую регистр, содержащий элемент данных, который требуется обработать упомянутым процессором, команду повторения для определения диапазона команд, которые должны быть повторены, причем упомянутый диапазон команд содержит упомянутый предварительно выбранный набор команд, и аппаратное средство осуществления циклов для управления командой повторения и выполненное с возможностью периодически обновлять логику переопределения регистров для того, чтобы менять преобразование ссылки на логический регистр в ссылку на физический регистр, примененное логикой переопределения регистров.
2. Устройство обработки данных по п.1, в котором логика переопределения регистров выполнена с возможностью конфигурироваться командой переопределения, которая может быть выполнена перед упомянутым предварительно выбранным набором команд.
3. Устройство обработки данных по п.1, в котором аппаратное средство осуществления циклов выполнено с возможностью обновлять логику переопределения регистров каждый раз, когда повторяется диапазон команд.
4. Устройство обработки данных по п.1 или 3, в котором команда повторения включает один или более параметров переопределения, используемых для конфигурирования логики переопределения регистров.
5. Устройство обработки данных по п.4, в котором команда переопределения может быть выполнена перед выполнением команды повторения для конфигурирования логики переопределения регистров с использованием одного или более параметров переопределения, причем упомянутая команда переопределения не должна быть включена в упомянутый диапазон команд, определенный командой повторения.
6. Устройство обработки данных по п. 4 или 5, далее включающее средство хранения, по крайней мере, одного набора предварительно определенных параметров переопределения, при этом каждый набор определяет конфигурацию переопределения для упомянутой логики переопределения, в котором, если упомянутые один или более параметров переопределения, включенные в упомянутую команду повторения, соответствуют одному из упомянутых наборов предварительно определенных параметров переопределения, то для логики переопределения регистров используется соответствующая конфигурация переопределения, без необходимости выполнения команды переопределения.
7. Устройство обработки данных по любому из пп.4-6, в котором первый параметр переопределения идентифицирует некоторое количество регистров из упомянутого множества, которые должны быть подвергнуты переопределению логикой переопределения регистров.
8. Устройство обработки данных по любому из пп.4-7, в котором логика переопределения регистров может выполнять переопределение на некотором количестве из упомянутого множества регистров, а указатель базы используется логикой переопределения регистров как значение смещения, которое должно быть добавлено к логической ссылке на регистр, причем команда повторения включает второй параметр переопределения, идентифицирующий значение, на которое получает приращение указатель базы в предварительно определенных интервалах.
9. Устройство обработки данных по п.8, в котором команда повторения включает третий параметр переопределения, обеспечивающий первое значение разворота, и, если во время приращения указателя базы, указатель базы становится равным или превышает первое значение разворота, приращение указателя базы разворачивается к новому значению смещения.
10. Устройство обработки данных по пп.8 или 9, в котором команда повторения включает четвертый параметр переопределения, обеспечивающий второе значение разворота, и, если ссылка на регистр, образованная сложением указателя базы и ссылки на логический регистр, равняется или превышает второе значение разворота, то эта ссылка на регистр разворачивается к новой ссылке на регистр.
11. Устройство обработки данных по любому из предшествующих пунктов, в котором упомянутое множество регистров содержит банки регистров, причем логика переопределения регистров может выполнять переопределение над некоторым количеством регистров в отдельном банке.
12. Устройство обработки данных по п.12, в котором логика переопределения регистров может выполнять независимое переопределение для каждого банка регистров.
13. Устройство обработки данных по любому из предшествующих пунктов, в котором команда включает множество операндов, причем каждый операнд содержит ссылку на логический регистр, и логика переопределения может выполнять независимое переопределение для каждого операнда.
14. Устройство обработки данных по любому из предшествующих пунктов, которое представляет собой устройство цифровой обработки сигнала,
15. Способ работы устройства обработки данных, включающий этапы (а) хранения в множестве регистров элементов данных, которые должны быть обработаны, (b) извлечения из множества регистров одного или более элементов данных, требуемых для обработки команды, включая, если команда является одной из предварительно выбранного набора команд, применение логики переопределения регистров для преобразования ссылки на логический регистр в упомянутой команде в ссылку на физический регистр, идентифицирующую регистр, содержащий элемент данных, требуемый для обработки упомянутой команды, (с) обработки команды с использованием упомянутых одного или более извлеченных элементов данных; (d) определения диапазона команд, которые необходимо повторить, причем упомянутый диапазон команд содержит упомянутый предварительно выбранный набор команд, и (е) использования аппаратного средства осуществления циклов для управления командой повторения и периодического обновления упомянутой логики переопределения регистров, таким образом, чтобы изменять преобразование ссылки на логический регистр в ссылку на физический регистр, примененное логикой переопределения регистров.
15. Способ работы устройства обработки данных, включающий этапы (а) хранения в множестве регистров элементов данных, которые должны быть обработаны, (b) извлечения из множества регистров одного или более элементов данных, требуемых для обработки команды, включая, если команда является одной из предварительно выбранного набора команд, применение логики переопределения регистров для преобразования ссылки на логический регистр в упомянутой команде в ссылку на физический регистр, идентифицирующую регистр, содержащий элемент данных, требуемый для обработки упомянутой команды, (с) обработки команды с использованием упомянутых одного или более извлеченных элементов данных; (d) определения диапазона команд, которые необходимо повторить, причем упомянутый диапазон команд содержит упомянутый предварительно выбранный набор команд, и (е) использования аппаратного средства осуществления циклов для управления командой повторения и периодического обновления упомянутой логики переопределения регистров, таким образом, чтобы изменять преобразование ссылки на логический регистр в ссылку на физический регистр, примененное логикой переопределения регистров.
16. Способ по п.15, в котором аппаратное средство осуществления циклов выполнено с возможностью обновлять логику переопределения регистров каждый раз, когда повторяется диапазон команд.
17. Способ по п.15 или 16, в котором этап определения диапазона команд, которые должны быть повторены, включает этап определения одного или более параметров переопределения, которые должны быть использованы для конфигурирования логики переопределения регистров.
18. Способ по п.17, в котором команда переопределения может быть выполнена перед исполнением диапазона команд, которые должны быть повторены, для конфигурирования логики переопределения регистров с использованием упомянутых одного или более параметров переопределения.
19. Способ по п.17 или 18, далее включающий этапы хранения, по крайней мере, одного набора предварительно выбранных параметров переопределения, причем каждый набор определяет конфигурацию переопределения для упомянутой логики переопределения, и если упомянутые один или более параметров переопределения соответствуют одному из упомянутых наборов предварительно определенных параметров переопределения, то использования соответствующей конфигурации переопределения для логики переопределения регистров без необходимости выполнения команды переопределения.
20. Способ по любому из пп.15-19, в котором упомянутое множество регистров содержит банки регистров, причем способ содержит этап выполнения переопределения над определенным количеством регистров в отдельном банке.
21. Способ по п.20, далее содержащий этап выполнения независимого переопределения для каждого банка регистров.
22. Способ по любому из пп. 15-21, в котором команда включает множество операндов, причем каждый операнд содержит ссылку на логический регистр, и способ далее содержит этап выполнения независимого переопределения для каждого операнда.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9619823.9 | 1996-09-23 | ||
| GB9619823A GB2317464A (en) | 1996-09-23 | 1996-09-23 | Register addressing in a data processing apparatus |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU99108433A true RU99108433A (ru) | 2001-02-10 |
| RU2193228C2 RU2193228C2 (ru) | 2002-11-20 |
Family
ID=10800360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU99108433/09A RU2193228C2 (ru) | 1996-09-23 | 1997-08-22 | Адресация регистров в устройстве обработки данных |
Country Status (9)
| Country | Link |
|---|---|
| EP (1) | EP0927389B1 (ru) |
| JP (1) | JP3645573B2 (ru) |
| KR (1) | KR100500889B1 (ru) |
| CN (1) | CN1103959C (ru) |
| DE (1) | DE69718485T2 (ru) |
| IL (1) | IL128211A0 (ru) |
| MY (1) | MY121677A (ru) |
| RU (1) | RU2193228C2 (ru) |
| TW (1) | TW343318B (ru) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6950929B2 (en) | 2001-05-24 | 2005-09-27 | Samsung Electronics Co., Ltd. | Loop instruction processing using loop buffer in a data processing device having a coprocessor |
| JPWO2005078579A1 (ja) * | 2004-02-12 | 2007-10-18 | 松下電器産業株式会社 | プログラム変換装置およびプログラム変換方法 |
| US8274518B2 (en) | 2004-12-30 | 2012-09-25 | Microsoft Corporation | Systems and methods for virtualizing graphics subsystems |
| US7962731B2 (en) | 2005-10-20 | 2011-06-14 | Qualcomm Incorporated | Backing store buffer for the register save engine of a stacked register file |
| US9710269B2 (en) * | 2006-01-20 | 2017-07-18 | Qualcomm Incorporated | Early conditional selection of an operand |
| JP5289688B2 (ja) * | 2006-07-05 | 2013-09-11 | ルネサスエレクトロニクス株式会社 | プロセッサシステム及びプロセッサシステムを動作させるオペレーティングシステムプログラムの処理方法 |
| US8914619B2 (en) * | 2010-06-22 | 2014-12-16 | International Business Machines Corporation | High-word facility for extending the number of general purpose registers available to instructions |
| CN102231180B (zh) * | 2011-07-30 | 2014-05-28 | 张鹏 | 处理器指令编码可重定义的方法 |
| WO2013101216A1 (en) * | 2011-12-30 | 2013-07-04 | Intel Corporation | Cache coprocessing unit |
| US9588762B2 (en) * | 2012-03-15 | 2017-03-07 | International Business Machines Corporation | Vector find element not equal instruction |
| US20130339656A1 (en) * | 2012-06-15 | 2013-12-19 | International Business Machines Corporation | Compare and Replace DAT Table Entry |
| US10228941B2 (en) | 2013-06-28 | 2019-03-12 | Intel Corporation | Processors, methods, and systems to access a set of registers as either a plurality of smaller registers or a combined larger register |
| US20150293767A1 (en) * | 2014-04-11 | 2015-10-15 | Fujitsu Limited | Rotating register file with bit expansion support |
| RU2666458C1 (ru) * | 2017-11-27 | 2018-09-07 | Акционерное общество "МЦСТ" | Микропроцессор |
| CN110350922A (zh) * | 2019-07-18 | 2019-10-18 | 南京风兴科技有限公司 | 一种二进制编码的寻址方法及寻址器 |
| CN115858018B (zh) * | 2023-02-27 | 2023-05-16 | 珠海星云智联科技有限公司 | 一种嵌入式系统的自适应寄存器更新方法、设备及介质 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04293124A (ja) * | 1991-03-20 | 1992-10-16 | Hitachi Ltd | データ処理プロセッサ |
| US5655132A (en) * | 1994-08-08 | 1997-08-05 | Rockwell International Corporation | Register file with multi-tasking support |
-
1996
- 1996-10-08 TW TW085112298A patent/TW343318B/zh not_active IP Right Cessation
-
1997
- 1997-08-22 JP JP51437198A patent/JP3645573B2/ja not_active Expired - Fee Related
- 1997-08-22 CN CN97198142A patent/CN1103959C/zh not_active Expired - Fee Related
- 1997-08-22 KR KR10-1999-7002442A patent/KR100500889B1/ko not_active IP Right Cessation
- 1997-08-22 DE DE69718485T patent/DE69718485T2/de not_active Expired - Lifetime
- 1997-08-22 EP EP97937701A patent/EP0927389B1/en not_active Expired - Lifetime
- 1997-08-22 IL IL12821197A patent/IL128211A0/xx not_active IP Right Cessation
- 1997-08-22 RU RU99108433/09A patent/RU2193228C2/ru not_active IP Right Cessation
- 1997-08-30 MY MYPI97004024A patent/MY121677A/en unknown
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| RU99108433A (ru) | Адресация регистров в устройстве обработки данных | |
| RU2005137695A (ru) | Предикативная команда в системе обработки данных | |
| EP0238090B1 (en) | Microcomputer capable of accessing internal memory at a desired variable access time | |
| JP2943464B2 (ja) | プログラム制御方法及びプログラム制御装置 | |
| RU96118510A (ru) | Отображение с помощью мультинаборов команд | |
| JPH0863355A (ja) | プログラム制御装置及びプログラム制御方法 | |
| KR920018578A (ko) | 데이타 처리 프로세서 | |
| US20040250044A1 (en) | Method for referring to address of vector data and vector processor | |
| KR960018911A (ko) | 명령어 캐시안으로 명령어를 로딩하는 방법 | |
| US5630085A (en) | Microprocessor with improved instruction cycle using time-compressed fetching | |
| US5479620A (en) | Control unit modifying micro instructions for one cycle execution | |
| JPH11259291A (ja) | マイクロコンピュータの命令解読装置 | |
| JP3352871B2 (ja) | プログラマブルコントローラ | |
| US9418041B2 (en) | Sample process ordering for DFT operations | |
| EP0286352B1 (en) | Entry point mapping and skipping method and apparatus | |
| US7167973B2 (en) | Method and system for performing multi-tests in processors using results to set a register and indexing based on the register | |
| GB2009470A (en) | Microprogrammable control units of data processing systems | |
| EP0260639A2 (en) | Microprogram sequencer | |
| JP3638505B2 (ja) | シミュレーション装置及びマイクロプロセッサ用ソフトウェアシミュレーション方法 | |
| JPH0751610Y2 (ja) | オーバーライド機能を備えたプログラマブルコントローラ | |
| JPH04245332A (ja) | データ処理装置 | |
| JPS6398735A (ja) | マイクロ制御装置 | |
| JPS62204340A (ja) | デ−タ処理装置 | |
| JPH03240132A (ja) | データ処理装置 | |
| Burrell et al. | Stacks and Subroutines |