RU96117890A - Устройство определения математического ожидания нестационарного случайного процесса (нсп) семиотического типа - Google Patents

Устройство определения математического ожидания нестационарного случайного процесса (нсп) семиотического типа

Info

Publication number
RU96117890A
RU96117890A RU96117890/09A RU96117890A RU96117890A RU 96117890 A RU96117890 A RU 96117890A RU 96117890/09 A RU96117890/09 A RU 96117890/09A RU 96117890 A RU96117890 A RU 96117890A RU 96117890 A RU96117890 A RU 96117890A
Authority
RU
Russia
Prior art keywords
bits
parallel
inputs
semiotic
nsp
Prior art date
Application number
RU96117890/09A
Other languages
English (en)
Other versions
RU2133499C1 (ru
Inventor
А.Ф. Валиулин
Р.М. Нимас
Н.Н. Тарасов
О.К. Макаров
Original Assignee
Малое государственное предприятие "РОТАН"
Filing date
Publication date
Application filed by Малое государственное предприятие "РОТАН" filed Critical Малое государственное предприятие "РОТАН"
Priority to RU96117890A priority Critical patent/RU2133499C1/ru
Priority claimed from RU96117890A external-priority patent/RU2133499C1/ru
Publication of RU96117890A publication Critical patent/RU96117890A/ru
Application granted granted Critical
Publication of RU2133499C1 publication Critical patent/RU2133499C1/ru

Links

Claims (1)

  1. Устройство определения математического ожидания нестационарного случайного процесса (НСП) семиотического типа, содержащее регистры, генератор тактовых импульсов, параллельные цифро-аналоговые преобразователи, сумматор, параллельный аналого-цифровой преобразователь, вход которого является входом устройства, отличающееся тем, что n-разрядов параллельного цифроаналогового преобразователя подсоединены на n последовательно-параллельных регистров емкостью N двоичных разрядов, а каждый из N разрядов регистров подсоединены на N информационных входов n оперативно-запоминающих устройств с памятью 2N • Q бит, считывающие входы которых подсоединены на выход сдвигающего регистра на N тактовых импульсов, а Q выходов каждого оперативно-запоминающего устройства на входы параллельных n цифроаналоговых преобразователей, выходы которых подсоединены на первые информационные входы n умножителей, где вторые информационные входы с напряжением пропорциональным весам разрядов аналогово-цифрового преобразователя, а выходы подсоединены на n входов сумматора, выход которого является выходом устройства.
RU96117890A 1996-09-09 1996-09-09 Устройство определения математического ожидания нестационарного случайного процесса семиотического типа RU2133499C1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU96117890A RU2133499C1 (ru) 1996-09-09 1996-09-09 Устройство определения математического ожидания нестационарного случайного процесса семиотического типа

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU96117890A RU2133499C1 (ru) 1996-09-09 1996-09-09 Устройство определения математического ожидания нестационарного случайного процесса семиотического типа

Publications (2)

Publication Number Publication Date
RU96117890A true RU96117890A (ru) 1998-12-27
RU2133499C1 RU2133499C1 (ru) 1999-07-20

Family

ID=20185223

Family Applications (1)

Application Number Title Priority Date Filing Date
RU96117890A RU2133499C1 (ru) 1996-09-09 1996-09-09 Устройство определения математического ожидания нестационарного случайного процесса семиотического типа

Country Status (1)

Country Link
RU (1) RU2133499C1 (ru)

Similar Documents

Publication Publication Date Title
CN113364462B (zh) 模拟存算一体多比特精度实现结构
CN114499538A (zh) 多比特输入数据编码方法、装置、电子设备及存储介质
KR940020700A (ko) 회로 영역이 축소된 디지탈 적분기 및 아날로그 대 디지탈 변환기(Digital integrator with reduced circuit area and analog-to-digital converter using same)
US11469770B2 (en) Architecture for multiplier accumulator using unit elements for multiplication, bias, accumulation, and analog to digital conversion over a shared charge transfer bus
RU96117890A (ru) Устройство определения математического ожидания нестационарного случайного процесса (нсп) семиотического типа
RU2081450C1 (ru) Генератор n-значной псевдослучайной последовательности
RU2005132880A (ru) Цифровой вычислительный синтезатор с квадратурными выходами
SU913375A1 (ru) Псевдостохастическое устройство для умножения величин 1
US20220244914A1 (en) Differential Unit Element for multiply-accumulate operations on a shared charge transfer bus
US20220244915A1 (en) Layout Structure for Shared Analog Bus in Unit Element Multiplier
US11476866B2 (en) Successive approximation register using switched unit elements
SU1679484A1 (ru) Генератор случайного процесса
SU723567A1 (ru) Преобразователь двоично-дес тичного кода в двоичный код
SU1478214A1 (ru) Цифровой интегратор
SU436345A1 (ru) Преобразователь кодов
SU888110A1 (ru) Последовательное множительное устройство
SU718843A1 (ru) Устройство дл умножени
SU1292187A1 (ru) Преобразователь двоично-дес тичного кода в двоичный
SU1137463A1 (ru) Устройство дл умножени
SU754412A1 (ru) Устройство для умножения 1
RU1795454C (ru) Конвейрный сумматор
TW202331552A (zh) 迭代混合矩陣乘法器
SU1557679A1 (ru) Устройство дл преобразовани недвоичного кода посто нной суммы
SU363119A1 (ru) Регистр сдвига
CN114741021A (zh) 存算一体芯片