SU1478214A1

SU1478214A1 - Цифровой интегратор

Info

Publication number: SU1478214A1
Application number: SU874258358A
Authority: SU
Inventors: Валерий Иванович Ледовских; Семен Андреевич Бухтияров
Original assignee: Воронежский Политехнический Институт
Priority date: 1987-06-08
Filing date: 1987-06-08
Publication date: 1989-05-07

Abstract

Изобретение относитс к радиотехнике и может быть использовано в устройствах цифровой обработки сигналов. Целью изобретени вл етс упрощение цифрового интегратора путем уменьшени числа элементарных сумматоров, необходимых дл его реализации. Поставленна цель достигаетс тем, что в интегратор, содержащий квантователь 1, R элементов 4 пам ти, вместо N-входового R-разр дного сумматора введен R-входовый к-разр дный сумматор (K≥LOG₂N) и каждый элемент пам ти содержит элемент 5 задержки, первый элемент И 6, реверсивный К-разр дный счетчик 7, элемент И-НЕ 8, второй элемент И 9. 1 ил.

Description

4

00

ьэ

Изобретение относитс к радиотехнике и может использоватьс в устройствах цифровой обработки сигналов.

Цель изобретени - упрощение циф- рового интегратора за счет уменьшени числа элементарных сумматоров, необходимых дл его реализации.

На чертеже представлена функциональна схема цифрового интегратора.

Цифровой интегратор содержит квантователь 1, состо щий из последовательно соединенных генератора 2 тактовых импульсов и АЦП 3, г элементов 4 пам ти, каждый из которых состоит из элемента 5 задержки, первого элемента И 6, реверсивного счетчика 7, элемента И-НЕ 8 и второго элемента И 9, r-входовый К-разр дный сумматор 10.

Цифровой интегратор работает следующим образом.

В квантователе 1 осуществл етс временна дискретизаци входного сигнала импульсами генератора 2 и его амплитудное квантование г-раз- р дными двоичными числами. Символы 1 и О определенного разр да поступают с АЦП 3 на вход соответствую

с двоичное число, r-разр дных чисел.

равное сумме п

Claims

Формула изобретени

Цифровой интегратор, содержащий квантователь, состо щий из генератора тактовых импульсов и аналого -циф- рового преобразовател и г элемент тов пам ти, аналоговый вход аналого- цифрового преобразовател вл етс входом аналогового сигнала интегратора , выход генератора тактирующих импульсов подключен к тактирующему входу аналого-цифрового преобразовател , выходы цифровых разр дов с первого по r-й которого подключены к информационным входам соответствую- щих элементов пам ти с первого по r-й, тактирующие входы которых подключены к выходу генератора тактовых импульсов, отличающийс тем, что, с целью упрощени цифрового интегратора, в него введены r-входовый К-разр дный сумматор и в каждый из элементов пам ти - элемент задержки, первый и второй элементы И, элемент И-НЕ, реверсивный К-раз

щего элемента 4 пам ти, в котором они 30 р дный счетчик, причем в каждом из

подаютс на суммирующий вход реверсивного счетчика 7 через элемент И 9 а на вычитающий вход - после задержки на п тактов в элементе 5 эпдержки через элемент И 6. Элемент И-НЕ 8 управл ет работой элементов И 6 и 9. Если на входах действуют одинаковые символы, то показани счетчика 7 не измен ютс , в противном случае они соответственно увеличиваютс или уменьшаютс на единицу в зависимости от того, на входе какого из элементов И, второго 9 или первого 6, действует сигнал логической 1. В результате этого в ечетчике 7 осуществл етс скольз щее суммирование п символов определенного разр да,действующих на соседних тактовых интервалах времени . Получающиес на выходах счетчиков 7 двоичные К-разр дные числа /K log2n/ складываютс в г-входовом К-разр диом сумматоре 10 так, что на его выходе на каждом такте формирует5

0

5

0

элементов пам ти информационный вход элемента пам ти подключен к первым входам второго элемента И, элемента И-НЕ и элемента задержки, выход которого подключен к первому входу первого элемента И и второму входу элемента И-НЕ, выход которого подключен к вторым входам первого и второго элементов И, выходы которых подключены к входу суммировани и входу вычитани реверсивного К-раз- р дного счетчика соответственно, тактирующий вход элемента пам ти подключен к одноименным входам элемента задержки и реверсивного К- разр дного счетчика, информационный К-разр дный выход которого подключен к одноименному выходу элемента пам ти, информационные К-разр дные выходы элементов пам ти с первого по г-и подключены к одноименным входам r-входового К-разр дного сумматора , информационный выход которого вл етс выходом интегратора.