RU2809482C1

RU2809482C1 - Logical module

Info

Publication number: RU2809482C1
Application number: RU2023115642A
Authority: RU
Inventors: Дмитрий Васильевич Андреев
Filing date: 2023-06-15
Publication date: 2023-12-12

Abstract

FIELD: computer technology.

SUBSTANCE: logic module for implementing simple symmetric Boolean functions. The logic module contains seven majority elements, two EXCLUSIVE OR elements and has two configuration inputs. Due to the indicated elements and the new circuit for their connection, the circuit of the logical module is simplified and the implementation of any of the simple symmetrical Boolean functions is ensured , , , depending on n arguments - input binary signals, with n=7.

EFFECT: simplification of the logic module circuit by reducing the number of configuration inputs while maintaining the functionality and elemental basis of the prototype.

1 cl, 2 tbl

Description

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.The invention relates to computer technology and can be used to build automation equipment, functional units of control systems, etc.

Известны логические модули (см., например, патент РФ 2709669, кл. G06F7/57, 2019г.), которые содержат элементы исключающее ИЛИ, мажоритарные элементы и с помощью константной настройки реализуют любую из простых симметричных булевых функций $τ_{2}$ , $τ_{0,5 \times (n + 1)}$ , $τ_{n - 1}$ , зависящих от n аргументов – входных двоичных сигналов, при $n = 5$ . There are known logical modules (see, for example, RF patent 2709669, class G06F7/57, 2019) that contain exclusive OR elements, majority elements and, using constant settings, implement any of the simple symmetric Boolean functions $τ_{2}$ , $τ_{0.5 \times (n + 1)}$ , $τ_{n - 1}$ , depending on n arguments - input binary signals, with $n = 5$ .

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических модулей, относятся ограниченные функциональные возможности, обусловленные тем, что не обеспечивается реализация любой из функций $τ_{2}$ , $τ_{0,5 \times (n + 1)}$ , $τ_{n - 1}$ при $n = 7$ . The reason that prevents the achievement of the technical result indicated below when using known logical modules includes limited functionality due to the fact that the implementation of any of the functions is not ensured $τ_{2}$ , $τ_{0.5 \times (n + 1)}$ , $τ_{n - 1}$ at $n = 7$ .

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический модуль (патент РФ 2776920, кл. G06F7/57, 2022г.), который содержит элементы исключающее ИЛИ, мажоритарные элементы и с помощью константной настройки реализует любую из простых симметричных булевых функций $τ_{2}$ , $τ_{0,5 \times (n + 1)}$ , $τ_{n - 1}$ , зависящих от n аргументов – входных двоичных сигналов, при $n = 7$ .The closest device of the same purpose to the claimed invention in terms of the set of characteristics is the logical module adopted as a prototype (RF patent 2776920, class G06F7/57, 2022), which contains exclusive OR elements, majority elements and, using a constant setting, implements any of the simple symmetric Boolean functions $τ_{2}$ , $τ_{0.5 \times (n + 1)}$ , $τ_{n - 1}$ , depending on n arguments - input binary signals, with $n = 7$ .

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится схемная сложность, обусловленная тем, что прототип имеет три настроечных входа. The reason that prevents the achievement of the technical result indicated below when using the prototype is the circuit complexity due to the fact that the prototype has three tuning inputs.

Техническим результатом изобретения является упрощение схемы логического модуля за счет уменьшения количества настроечных входов при сохранении функциональных возможностей и элементного базиса прототипа. The technical result of the invention is to simplify the logic module circuit by reducing the number of configuration inputs while maintaining the functionality and elemental basis of the prototype.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом модуле, содержащем два элемента исключающее ИЛИ и шесть мажоритарных элементов, i-й ( $i = \bar{1,3}$ ) вход j-го ( $j = \bar{1,2}$ ) и третий вход ( $i + 3$ )-го мажоритарных элементов соединены соответственно с i-ым входом j-го элемента исключающее ИЛИ и выходом ( $i + 1$ )-го мажоритарного элемента, первый, третий входы третьего и выход пятого мажоритарных элементов соединены соответственно с выходами первого, второго элементов исключающее ИЛИ и вторым входом шестого мажоритарного элемента, а i-й вход j-го, второй вход третьего и выход шестого мажоритарных элементов соединены соответственно с ( $i + 4 \times j - 4$ )-ым, четвертым информационными входами и выходом логического модуля, особенность заключается в том, что в него введен седьмой мажоритарный элемент, второй, третий входы седьмого, вторые входы четвертого, пятого, выход первого и первый вход шестого мажоритарных элементов соединены соответственно с выходами первого, второго, выходами третьего, седьмого, первым входом четвертого мажоритарных элементов и вторым настроечным входом логического модуля, первый настроечный вход которого подключен к первым входам пятого, седьмого мажоритарных элементов.The specified technical result in the implementation of the invention is achieved by the fact that in a logical module containing two exclusive OR elements and six majority elements, the i -th ( $i = \bar{1.3}$ ) input j -th ( $j = \bar{1.2}$ ) and third input ( $i + 3$ ) of the majority elements are connected respectively to the i -th input of the j - exclusive OR element and the output ( $i + 1$ )-th majority element, the first, third inputs of the third and the output of the fifth majority elements are connected, respectively, to the outputs of the first, second elements by exclusive OR and the second input of the sixth majority element, and the i -th input of the j -th, the second input of the third and the output of the sixth majority elements connected respectively to ( $i + 4 \times j - 4$ )-th, fourth information inputs and output of the logical module, the peculiarity is that the seventh majority element is introduced into it, the second, third inputs of the seventh, the second inputs of the fourth, fifth, the output of the first and the first input of the sixth majority elements are connected respectively to the outputs of the first , the second, the outputs of the third, seventh, the first input of the fourth majority elements and the second tuning input of the logical module, the first tuning input of which is connected to the first inputs of the fifth, seventh majority elements.

На чертеже представлена схема предлагаемого логического модуля. The drawing shows a diagram of the proposed logical module.

Логический модуль содержит мажоритарные элементы 1₁,…,1₇ и элементы исключающее или 2₁, 2₂, причем i-й ( $i = \bar{1,3}$ ) вход элемента 1_j ( $j = \bar{1,2}$ ) и третий вход элемента 1_i ₊₃ соединены соответственно с i-ым входом элемента 2_j и выходом элемента 1_i ₊₁, первый, третий входы элемента 1₃ и выход элемента 1₅ подключены соответственно к выходам элементов 2₁, 2₂ и второму входу элемента 1₆, второй, третий входы элемента 1₇, вторые входы элементов 1₄, 1₅ и выход элемента 1₁ соединены соответственно с выходами элементов 1₁, 1₂, 1₃, 1₇ и первым входом элемента 1₄, а i-й вход элемента 1_j, второй вход элемента 1₃ и первые входы элементов 1₅, 1₇ подключены соответственно к ( $i + 4 \times j - 4$ )-му, четвертому информационным и первому настроечному входам логического модуля, второй настроечный вход и выход которого соединены соответственно с первым входом и выходом элемента 1₆.The logical module contains majority elements 1 ₁ ,…, 1 ₇ and exclusive elements or 2 ₁ , 2 ₂ , with the i -th ( $i = \bar{1.3}$ ) input element 1 _j ( $j = \bar{1.2}$ ) and the third input of element 1 _i ₊₃ are connected, respectively, to the i -th input of element 2 _j and the output of element 1 _i ₊₁ , the first, third inputs of element 1 ₃ and the output of element 1 ₅ are connected, respectively, to the outputs of elements 2 ₁ , 2 ₂ and the second input of element 1 ₆ , the second, third inputs of element 1 ₇ , the second inputs of elements 1 ₄ , 1 ₅ and the output of element 1 ₁ are connected, respectively, to the outputs of elements 1 ₁ , 1 ₂ , 1 ₃ , 1 ₇ and the first input of element 1 ₄ , and the i -th input of element 1 _j , the second input of element 1 ₃ and the first inputs of elements 1 ₅ , 1 ₇ are connected respectively to ( $i + 4 \times j - 4$ )th, fourth information and first tuning inputs of the logical module, the second tuning input and output of which are connected, respectively, to the first input and output of element 1 ₆ .

Работа предлагаемого логического модуля осуществляется следующим образом. На его первый,…,седьмой информационные и первый, второй настроечные входы подаются соответственно двоичные сигналы $x_{1},..., x_{7} \in {0,1}$ и сигналы $y_{1}, y_{2} \in {0,1}$ константной настройки. В представленных ниже табл.1 и табл.2 приведены соответственно значения внутренних сигналов $z_{2 \times j - 1}$ ( $j = \bar{1,2}$ ), $z_{2 \times j}$ предлагаемого логического модуля, полученные для всех возможных наборов значений сигналов $x_{4 \times j - 3}, x_{4 \times j - 2}, x_{4 \times j - 1}$ , и значения его выходного сигнала Z, полученные для всех возможных наборов значений сигналов $z_{1},..., z_{4}, x_{4}$ при 1) $y_{1} = y_{2} = 1$ ; 2) $y_{1} = 0$ , $y_{2} = 1$ ; 3) $y_{1} = y_{2} = 0$ . The operation of the proposed logical module is carried out as follows. Binary signals are supplied to its first,...,seventh information and first, second tuning inputs, respectively $x_{1},..., x_{7} \in {0.1}$ and signals $y_{1}, y_{2} \in {0.1}$ constant settings. Table 1 and Table 2 below show the values of internal signals, respectively. $z_{2 \times j - 1}$ ( $j = \bar{1.2}$ ), $z_{2 \times j}$ of the proposed logical module, obtained for all possible sets of signal values $x_{4 \times j - 3}, x_{4 \times j - 2}, x_{4 \times j - 1}$ , and the values of its output signal Z , obtained for all possible sets of signal values $z_{1},..., z_{4}, x_{4}$ at 1) $y_{1} = y_{2} = 1$ ; 2) $y_{1} = 0$ , $y_{2} = 1$ ; 3) $y_{1} = y_{2} = 0$ .

Таблица 1 Table 1

$x_{4 \times j - 3} x_{4 \times j - 2} x_{4 \times j - 1}$ $x_{4 \times j - 3} x_{4 \times j - 2} x_{4 \times j - 1}$ $z_{2 \times j} z_{2 \times j - 1}$ $z_{2 \times j} z_{2 \times j - 1}$ $x_{4 \times j - 3} x_{4 \times j - 2} x_{4 \times j - 1}$ $x_{4 \times j - 3} x_{4 \times j - 2} x_{4 \times j - 1}$ $z_{2 \times j} z_{2 \times j - 1}$ $z_{2 \times j} z_{2 \times j - 1}$ 000000 0000 100100 0101 001001 0101 101101 1010 010010 0101 110110 1010 011011 1010 111111 11eleven

Таблица 2 table 2

$x_{4}$ $x_{4}$ $z_{4} z_{3}$ $z_{4} z_{3}$ $z_{2} z_{1}$ $z_{2} z_{1}$ 1)1) 2)2) 3)3) $x_{4}$ $x_{4}$ $z_{4} z_{3}$ $z_{4} z_{3}$ $z_{2} z_{1}$ $z_{2} z_{1}$ 1)1) 2)2) 3)3) ZZ ZZ ZZ ZZ ZZ ZZ 00 0000 0000 00 00 00 11 0000 0000 00 00 00 00 0000 0101 00 00 00 11 0000 0101 11 00 00 00 0000 1010 11 00 00 11 0000 1010 11 00 00 00 0000 11eleven 11 00 00 11 0000 11eleven 11 11 00 00 0101 0000 00 00 00 11 0101 0000 11 00 00 00 0101 0101 11 00 00 11 0101 0101 11 00 00 00 0101 1010 11 00 00 11 0101 1010 11 11 00 00 0101 11eleven 11 11 00 11 0101 11eleven 11 11 00 00 1010 0000 11 00 00 11 1010 0000 11 00 00 00 1010 0101 11 00 00 11 1010 0101 11 11 00 00 1010 1010 11 11 00 11 1010 1010 11 11 00 00 1010 11eleven 11 11 00 11 1010 11eleven 11 11 11 00 11eleven 0000 11 00 00 11 11eleven 0000 11 11 00 00 11eleven 0101 11 11 00 11 11eleven 0101 11 11 00 00 11eleven 1010 11 11 00 11 11eleven 1010 11 11 11 00 11eleven 11eleven 11 11 11 11 11eleven 11eleven 11 11 11

Если $y_{1} = y_{2} = 1$ либо $y_{1} = 0$ , $y_{2} = 1$ либо $y_{1} = y_{2} = 0$ , то согласно табл.1, табл.2 имеем If $y_{1} = y_{2} = 1$ or $y_{1} = 0$ , $y_{2} = 1$ or $y_{1} = y_{2} = 0$ , then according to Table 1, Table 2 we have

$Z = {\begin{array}{l} 1 при \sum_{q = 1}^{7} x_{q} \geq 2 \\ 0 при \sum_{q = 1}^{7} x_{q} < 2 \end{array} = τ_{2}$ либо $Z = {\begin{array}{l} 1 при \sum_{q = 1}^{7} x_{q} \geq 4 \\ 0 при \sum_{q = 1}^{7} x_{q} < 4 \end{array} = τ_{4}$ либо $Z = {\begin{array}{l} 1 при \sum_{q = 1}^{7} x_{q} \geq 6 \\ 0 при \sum_{q = 1}^{7} x_{q} < 6 \end{array} = τ_{6}$ , $Z = {\begin{array}{l} 1 at \sum_{q = 1}^{7} x_{q} \geq 2 \\ 0 at \sum_{q = 1}^{7} x_{q} < 2 \end{array} = τ_{2}$ or $Z = {\begin{array}{l} 1 at \sum_{q = 1}^{7} x_{q} \geq 4 \\ 0 at \sum_{q = 1}^{7} x_{q} < 4 \end{array} = τ_{4}$ or $Z = {\begin{array}{l} 1 at \sum_{q = 1}^{7} x_{q} \geq 6 \\ 0 at \sum_{q = 1}^{7} x_{q} < 6 \end{array} = τ_{6}$ ,

где $τ_{2}, τ_{4}, τ_{6}$ есть простые симметричные булевы функции семи аргументов $x_{1},..., x_{7}$ (см. стр. 126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974г.).Where $τ_{2}, τ_{4}, τ_{6}$ there are simple symmetric Boolean functions of seven arguments $x_{1},..., x_{7}$ (see p. 126 in the book Pospelov D.A. Logical methods of analysis and synthesis of circuits. M.: Energia, 1974).

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический модуль построен в элементном базисе прототипа и с помощью константной настройки реализует любую из простых симметричных булевых функций $τ_{2}$ , $τ_{0,5 \times (n + 1)}$ , $τ_{n - 1}$ , зависящих от n аргументов – входных двоичных сигналов, при $n = 7$ . При этом схема предлагаемого логического модуля проще, чем у прототипа, поскольку предлагаемый логический модуль имеет два настроечных входа.The above information allows us to conclude that the proposed logical module is built in the elemental basis of the prototype and, using a constant setting, implements any of the simple symmetric Boolean functions $τ_{2}$ , $τ_{0.5 \times (n + 1)}$ , $τ_{n - 1}$ , depending on n arguments - input binary signals, with $n = 7$ . Moreover, the circuit of the proposed logical module is simpler than that of the prototype, since the proposed logical module has two configuration inputs.

Claims

A logical module designed to implement simple symmetric Boolean functions, containing two exclusive OR elements and six majority elements, with the i th (

i = \bar{1.3}

) input j -th (

j = \bar{1.2}

) and third input (

i + 3

) of the majority elements are connected respectively to the i -th input of the j - exclusive OR element and the output (

i + 1

)-th majority element, the first, third inputs of the third and the output of the fifth majority elements are connected, respectively, to the outputs of the first, second elements by exclusive OR and the second input of the sixth majority element, and the i -th input of the j -th, the second input of the third and the output of the sixth majority elements connected respectively to (

i + 4 \times j - 4

)th, fourth information inputs and the output of the logical module, characterized in that the seventh majority element is introduced into it, the second, third inputs of the seventh, the second inputs of the fourth, fifth, the output of the first and the first input of the sixth majority elements are connected, respectively, to the outputs of the first, second , the outputs of the third, seventh, the first input of the fourth majority elements and the second tuning input of the logical module, the first tuning input of which is connected to the first inputs of the fifth, seventh majority elements.