RU2789729C1 - Logic converter - Google Patents

Logic converter Download PDF

Info

Publication number
RU2789729C1
RU2789729C1 RU2022107124A RU2022107124A RU2789729C1 RU 2789729 C1 RU2789729 C1 RU 2789729C1 RU 2022107124 A RU2022107124 A RU 2022107124A RU 2022107124 A RU2022107124 A RU 2022107124A RU 2789729 C1 RU2789729 C1 RU 2789729C1
Authority
RU
Russia
Prior art keywords
input
elements
inputs
majority
output
Prior art date
Application number
RU2022107124A
Other languages
Russian (ru)
Inventor
Дмитрий Васильевич Андреев
Original Assignee
федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет"
Filing date
Publication date
Application filed by федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" filed Critical федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет"
Application granted granted Critical
Publication of RU2789729C1 publication Critical patent/RU2789729C1/en

Links

Images

Abstract

FIELD: information technology.
SUBSTANCE: invention relates to a logic converter. The logic converter contains seven interconnected majority elements (11,…,17), three elements OR (21, 22, 23) and four elements AND (31,…,34).
EFFECT: expanding the functionality by providing the implementation of any of the simple symmetric Boolean functions
Figure 00000046
,
Figure 00000047
,
Figure 00000048
,
Figure 00000049
, depending on n arguments: input binary signals, at
Figure 00000050
.
1 cl, 1 dwg, 2 tbl

Description

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.The invention relates to computer technology and can be used to build automation equipment, functional units of control systems, etc.

Известны логические преобразователи (патент РФ 2248034, кл. G06F7/38, 2005 г.; патент РФ 2417404, кл. G06F7/57, 2011г.), которые реализуют любую из простых симметричных булевых функций

Figure 00000001
,
Figure 00000002
,
Figure 00000003
,
Figure 00000004
, зависящих от n аргументов - входных двоичных сигналов, при
Figure 00000005
.Logic converters are known (RF patent 2248034, class G06F7 / 38, 2005; RF patent 2417404, class G06F7 / 57, 2011), which implement any of the simple symmetric Boolean functions
Figure 00000001
,
Figure 00000002
,
Figure 00000003
,
Figure 00000004
, depending on n arguments - input binary signals, with
Figure 00000005
.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических преобразователей, относятся ограниченные функциональные возможности, обусловленные тем, что не обеспечивается реализация любой из функций

Figure 00000001
,
Figure 00000002
,
Figure 00000003
,
Figure 00000004
при
Figure 00000006
.The reason preventing the achievement of the technical result indicated below when using known logical converters includes limited functionality due to the fact that the implementation of any of the functions is not provided
Figure 00000001
,
Figure 00000002
,
Figure 00000003
,
Figure 00000004
at
Figure 00000006
.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический преобразователь (патент РФ 2281545, кл. G06F 7/57, 2006г.), который содержит семь мажоритарных элементов и реализует любую из простых симметричных булевых функций

Figure 00000001
,
Figure 00000002
,
Figure 00000003
,
Figure 00000004
, зависящих от n аргументов - входных двоичных сигналов, при
Figure 00000005
.The closest device of the same purpose to the claimed invention in terms of the set of features is the logic converter adopted for the prototype (RF patent 2281545, class G06F 7/57, 2006), which contains seven majority elements and implements any of the simple symmetric Boolean functions
Figure 00000001
,
Figure 00000002
,
Figure 00000003
,
Figure 00000004
, depending on n arguments - input binary signals, with
Figure 00000005
.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не обеспечивается реализация любой из функций

Figure 00000001
,
Figure 00000002
,
Figure 00000003
,
Figure 00000004
при
Figure 00000006
.The reason preventing the achievement of the technical result indicated below when using the prototype includes limited functionality due to the fact that the implementation of any of the functions is not provided
Figure 00000001
,
Figure 00000002
,
Figure 00000003
,
Figure 00000004
at
Figure 00000006
.

Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения реализации любой из простых симметричных булевых функций

Figure 00000001
,
Figure 00000002
,
Figure 00000003
,
Figure 00000004
, зависящих от n аргументов - входных двоичных сигналов, при
Figure 00000006
.The technical result of the invention is the expansion of functionality by providing the implementation of any of the simple symmetric Boolean functions
Figure 00000001
,
Figure 00000002
,
Figure 00000003
,
Figure 00000004
, depending on n arguments - input binary signals, with
Figure 00000006
.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом преобразователе, содержащем семь мажоритарных элементов, выход шестого, первый вход третьего и выход седьмого мажоритарных элементов соединены соответственно с третьим входом седьмого мажоритарного элемента, первым настроечным входом и выходом логического преобразователя, особенность заключается в том, что в него дополнительно введены три элемента ИЛИ и четыре элемента И, i-й (

Figure 00000007
) вход j-го (
Figure 00000008
) мажоритарного элемента и первый, второй входы третьего элемента И соединены соответственно с i-ми входами j-ых элементов И, ИЛИ и первым, вторым входами третьего элемента ИЛИ, первый, второй входы третьего и первый, второй, третий входы четвертого элементов И подключены соответственно к выходам первого, второго мажоритарных элементов и выходам первого, второго, третьего элементов ИЛИ, второй, третий входы третьего, третий вход четвертого и третий вход шестого мажоритарных элементов соединены соответственно с первым, вторым, третьим входами и выходом пятого мажоритарного элемента, второй вход четвертого мажоритарного элемента подключен к выходу третьего мажоритарного элемента, второй, третий входы третьего, второй вход шестого и выход четвертого мажоритарных элементов соединены соответственно с выходами первого, второго, третьего и четвертым входом четвертого элементов И, а второй вход седьмого, i-й вход j-го, третий вход пятого и первые входы четвертого, шестого мажоритарных элементов подключены соответственно к выходу четвертого элемента И, (
Figure 00000009
)-му, седьмому информационным и первому настроечному входам логического преобразователя, второй настроечный вход которого соединен с первым входом седьмого мажоритарного элемента.The specified technical result in the implementation of the invention is achieved by the fact that in a logic converter containing seven majority elements, the output of the sixth, the first input of the third and the output of the seventh majority elements are connected respectively to the third input of the seventh majority element, the first tuning input and the output of the logic converter, the peculiarity lies in that it additionally contains three OR elements and four AND elements, i- th (
Figure 00000007
) input j -th (
Figure 00000008
) of the majority element and the first, second inputs of the third element AND are connected respectively to the i -th inputs of the j -th elements AND, OR and the first, second inputs of the third element OR, the first, second inputs of the third and the first, second, third inputs of the fourth elements AND are connected respectively, to the outputs of the first, second majority elements and the outputs of the first, second, third elements OR, the second, third inputs of the third, the third input of the fourth and the third input of the sixth majority elements are connected respectively to the first, second, third inputs and the output of the fifth majority element, the second input of the fourth majority element is connected to the output of the third majority element, the second, third inputs of the third, the second input of the sixth and the output of the fourth majority elements are connected respectively to the outputs of the first, second, third and fourth inputs of the fourth elements AND, and the second input of the seventh, i- th input j th, third input of the fifth and first inputs of the fourth, sixth majoritarian elem ents are connected respectively to the output of the fourth element AND, (
Figure 00000009
)-th, seventh informational and first tuning inputs of the logic converter, the second tuning input of which is connected to the first input of the seventh majority element.

На чертеже представлена схема предлагаемого логического преобразователя.The drawing shows a diagram of the proposed logic converter.

Логический преобразователь содержит мажоритарные элементы 11,…,17 и элементы иЛИ 21, 22, 23, элементы и 31,…,34, причем i-й (

Figure 00000010
) вход элемента 1 j (
Figure 00000011
) и первый, второй входы элемента 33 соединены соответственно с i-ми входами элементов 2 j , 3 j и первым, вторым входами элемента 23, первый, второй входы элемента 33 и первый, второй, третий входы элемента 34 подключены соответственно к выходам элементов 11, 12 и 21, 22, 23, второй, третий входы элемента 13, третий вход элемента 14 и третий вход элемента 16 соединены соответственно с первым, вторым, третьим входами и выходом элемента 15, второй, третий входы элемента 17 и второй вход элемента 14 подключены соответственно к выходам элементов 34, 16 и 13, второй, третий входы элемента 13, второй вход элемента 16 и выход элемента 14 соединены соответственно с выходами элементов 31, 32, 33 и четвертым входом элемента 34, а i-й вход элемента 1 j , третий вход элемента 15 и первые входы элементов 13, 14, 16 подключены соответственно к (
Figure 00000009
)-му, седьмому информационным и первому настроечному входам логического преобразователя, второй настроечный вход и выход которого соединены соответственно с первым входом и выходом элемента 17.The logic converter contains majority elements 1 1 ,…,1 7 and elements or 2 1 , 2 2 , 2 3 , elements and 3 1 ,…,3 4 , and the i -th (
Figure 00000010
) element input 1 j (
Figure 00000011
) and the first, second inputs of element 3 3 are connected respectively to the i -th inputs of elements 2 j , 3 j and the first, second inputs of element 2 3 , the first, second inputs of element 3 3 and the first, second, third inputs of element 3 4 are connected respectively to the outputs of elements 1 1 , 1 2 and 2 1 , 2 2 , 2 3 , the second and third inputs of element 1 3 , the third input of element 1 4 and the third input of element 1 6 are connected respectively to the first, second, third inputs and output of element 1 5 , the second, third inputs of element 1 7 and the second input of element 1 4 are connected respectively to the outputs of elements 3 4 , 1 6 and 1 3 , the second, third inputs of element 1 3 , the second input of element 1 6 and the output of element 1 4 are connected respectively to outputs of elements 3 1 , 3 2 , 3 3 and the fourth input of element 3 4 , and the i -th input of element 1 j , the third input of element 1 5 and the first inputs of elements 1 3 , 1 4 , 1 6 are connected respectively to (
Figure 00000009
)-th, seventh information and first setting inputs of the logic converter, the second setting input and output of which are connected respectively to the first input and output of element 1 7 .

Работа предлагаемого логического преобразователя осуществляется следующим образом. На его первый, …, седьмой информационные и первый, второй настроечные входы подаются соответственно двоичные сигналы

Figure 00000012
и сигналы
Figure 00000013
константной настройки. В представленных ниже табл.1 и табл.2 приведены соответственно значения внутренних сигналов
Figure 00000014
(
Figure 00000011
),
Figure 00000015
,
Figure 00000016
предлагаемого логического преобразователя, полученные для всех возможных наборов значений сигналов
Figure 00000017
, и значения его выходного сигнала Z, полученные для всех возможных наборов значений сигналов
Figure 00000018
при 1)
Figure 00000019
; 2)
Figure 00000020
,
Figure 00000021
; 3)
Figure 00000022
,
Figure 00000023
; 4)
Figure 00000024
. The work of the proposed logical converter is carried out as follows. Its first, ..., seventh informational and first, second tuning inputs are respectively supplied with binary signals
Figure 00000012
and signals
Figure 00000013
constant setting. Table 1 and Table 2 below show the values of the internal signals, respectively
Figure 00000014
(
Figure 00000011
),
Figure 00000015
,
Figure 00000016
of the proposed logical converter obtained for all possible sets of signal values
Figure 00000017
, and the values of its output signal Z obtained for all possible sets of signal values
Figure 00000018
at 1)
Figure 00000019
; 2)
Figure 00000020
,
Figure 00000021
; 3)
Figure 00000022
,
Figure 00000023
; 4)
Figure 00000024
.

Таблица 1Table 1

Figure 00000025
Figure 00000025
Figure 00000026
Figure 00000026
Figure 00000025
Figure 00000025
Figure 00000026
Figure 00000026
 000000 000000 100100 001001 001001 001001 101101 011011 010010 001001 110110 011011 011011 011011 111111 111111 Таблица 2table 2
Figure 00000027
Figure 00000027
Figure 00000028
Figure 00000028
Figure 00000029
Figure 00000029
 1)1) 2)2) 3)3) 4)4)
Figure 00000027
Figure 00000027
Figure 00000028
Figure 00000028
Figure 00000029
Figure 00000029
 1)1) 2)2) 3)3) 4)4) ZZ ZZ ZZ ZZ ZZ ZZ ZZ ZZ 00 000000 000000 00 00 00 00 11 000000 000000 00 00 00 00 00 000000 001001 00 00 00 00 11 000000 001001 00 00 00 00 00 000000 011011 00 00 00 00 11 000000 011011 00 00 00 00 00 000000 111111 00 00 00 00 11 000000 111111 11 00 00 00 00 001001 000000 00 00 00 00 11 001001 000000 00 00 00 00 00 001001 001001 00 00 00 00 11 001001 001001 00 00 00 00 00 001001 011011 00 00 00 00 11 001001 011011 11 00 00 00 00 001001 111111 11 00 00 00 11 001001 111111 11 11 00 00 00 011011 000000 00 00 00 00 11 011011 000000 00 00 00 00 00 011011 001001 00 00 00 00 11 011011 001001 11 00 00 00 00 011011 011011 11 00 00 00 11 011011 011011 11 11 00 00 00 011011 111111 11 11 00 00 11 011011 111111 11 11 11 00 00 111111 000000 00 00 00 00 11 111111 000000 11 00 00 00 00 111111 001001 11 00 00 00 11 111111 001001 11 11 00 00 00 111111 011011 11 11 00 00 11 111111 011011 11 11 11 00 00 111111 111111 11 11 11 00 11 111111 111111 11 11 11 11

Если

Figure 00000019
либо
Figure 00000020
,
Figure 00000021
либо
Figure 00000022
,
Figure 00000023
либо
Figure 00000024
, то согласно табл.1, табл.2 имеем If
Figure 00000019
or
Figure 00000020
,
Figure 00000021
or
Figure 00000022
,
Figure 00000023
or
Figure 00000024
, then according to Table 1, Table 2 we have

Figure 00000030
либо
Figure 00000031
либо
Figure 00000030
or
Figure 00000031
or

Figure 00000032
либо
Figure 00000033
,
Figure 00000032
or
Figure 00000033
,

где

Figure 00000034
есть простые симметричные булевы функции семи аргументов
Figure 00000035
(см. стр. 126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974г.).Where
Figure 00000034
there are simple symmetric Boolean functions of seven arguments
Figure 00000035
(See p. 126 in the book Pospelov D.A. Logical methods of analysis and synthesis of circuits. M .: Energy, 1974).

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический преобразователь обладает более широкими по сравнению с прототипом функциональными возможностями, так как реализует любую из простых симметричных булевых функций

Figure 00000001
,
Figure 00000002
,
Figure 00000003
,
Figure 00000004
, зависящих от n аргументов - входных двоичных сигналов, при
Figure 00000006
.The above information allows us to conclude that the proposed logical converter has wider functionality compared to the prototype, since it implements any of the simple symmetric Boolean functions
Figure 00000001
,
Figure 00000002
,
Figure 00000003
,
Figure 00000004
, depending on n arguments - input binary signals, with
Figure 00000006
.

Claims (1)

Логический преобразователь, предназначенный для реализации простых симметричных булевых функций, содержащий семь мажоритарных элементов, причем выход шестого, первый вход третьего и выход седьмого мажоритарных элементов соединены соответственно с третьим входом седьмого мажоритарного элемента, первым настроечным входом и выходом логического преобразователя, отличающийся тем, что в него дополнительно введены три элемента ИЛИ и четыре элемента И, i-й (
Figure 00000036
) вход j-го (
Figure 00000037
) мажоритарного элемента и первый, второй входы третьего элемента И соединены соответственно с i-ми входами j-х элементов И, ИЛИ и первым, вторым входами третьего элемента ИЛИ, первый, второй входы третьего и первый, второй, третий входы четвертого элементов И подключены соответственно к выходам первого, второго мажоритарных элементов и выходам первого, второго, третьего элементов ИЛИ, второй, третий входы третьего, третий вход четвертого и третий вход шестого мажоритарных элементов соединены соответственно с первым, вторым, третьим входами и выходом пятого мажоритарного элемента, второй вход четвертого мажоритарного элемента подключен к выходу третьего мажоритарного элемента, второй, третий входы третьего, второй вход шестого и выход четвертого мажоритарных элементов соединены соответственно с выходами первого, второго, третьего и четвертым входом четвертого элементов И, а второй вход седьмого, i-й вход j-го, третий вход пятого и первые входы четвертого, шестого мажоритарных элементов подключены соответственно к выходу четвертого элемента И, (
Figure 00000038
)-му, седьмому информационным и первому настроечному входам логического преобразователя, второй настроечный вход которого соединен с первым входом седьмого мажоритарного элемента.A logic converter designed to implement simple symmetrical Boolean functions, containing seven majority elements, and the output of the sixth, the first input of the third and the output of the seventh majority elements are connected respectively to the third input of the seventh majority element, the first tuning input and the output of the logic converter, characterized in that in three OR elements and four AND elements, i- th (
Figure 00000036
) input j -th (
Figure 00000037
) of the majority element and the first, second inputs of the third element AND are connected respectively to the i -th inputs of the j -th elements AND, OR and the first, second inputs of the third element OR, the first, second inputs of the third and the first, second, third inputs of the fourth elements AND are connected respectively, to the outputs of the first, second majority elements and the outputs of the first, second, third elements OR, the second, third inputs of the third, the third input of the fourth and the third input of the sixth majority elements are connected respectively to the first, second, third inputs and the output of the fifth majority element, the second input of the fourth majority element is connected to the output of the third majority element, the second, third inputs of the third, the second input of the sixth and the output of the fourth majority elements are connected respectively to the outputs of the first, second, third and fourth inputs of the fourth elements AND, and the second input of the seventh, i- th input j th, third input of the fifth and first inputs of the fourth, sixth majoritarian elements Nts are connected respectively to the output of the fourth element AND, (
Figure 00000038
)-th, seventh informational and first tuning inputs of the logic converter, the second tuning input of which is connected to the first input of the seventh majority element.
RU2022107124A 2022-03-18 Logic converter RU2789729C1 (en)

Publications (1)

Publication Number Publication Date
RU2789729C1 true RU2789729C1 (en) 2023-02-07

Family

ID=

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2248034C1 (en) * 2003-05-12 2005-03-10 Ульяновский государственный технический университет Logical converter
RU2281545C1 (en) * 2005-05-11 2006-08-10 Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Logical transformer
RU2602331C1 (en) * 2015-09-25 2016-11-20 Олег Александрович Козелков Logic transducer
RU2641454C2 (en) * 2016-03-09 2018-01-17 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic converter
RU2700556C1 (en) * 2018-09-24 2019-09-17 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic converter
RU2709663C1 (en) * 2019-03-13 2019-12-19 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic converter
RU2710878C1 (en) * 2019-03-13 2020-01-14 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic converter
RU2757817C1 (en) * 2020-10-28 2021-10-21 федеральное государственное бюджетное образовательное учреждение высшего образований "Ульяновский государственный технический университет" Logic converter
RU2758185C1 (en) * 2020-10-28 2021-10-26 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic converter

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2248034C1 (en) * 2003-05-12 2005-03-10 Ульяновский государственный технический университет Logical converter
RU2281545C1 (en) * 2005-05-11 2006-08-10 Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Logical transformer
RU2602331C1 (en) * 2015-09-25 2016-11-20 Олег Александрович Козелков Logic transducer
RU2641454C2 (en) * 2016-03-09 2018-01-17 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic converter
RU2700556C1 (en) * 2018-09-24 2019-09-17 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic converter
RU2709663C1 (en) * 2019-03-13 2019-12-19 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic converter
RU2710878C1 (en) * 2019-03-13 2020-01-14 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic converter
RU2757817C1 (en) * 2020-10-28 2021-10-21 федеральное государственное бюджетное образовательное учреждение высшего образований "Ульяновский государственный технический университет" Logic converter
RU2758185C1 (en) * 2020-10-28 2021-10-26 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Logic converter

Similar Documents

Publication Publication Date Title
RU2294007C1 (en) Logical transformer
RU2701461C1 (en) Majority module
RU2789729C1 (en) Logic converter
RU2580799C1 (en) Logic transducer
RU2363037C1 (en) Device for comparing binary numbers
RU2704735C1 (en) Threshold module
RU2789730C1 (en) Logic module
RU2787338C1 (en) Logic converter
RU2789749C1 (en) Logic converter
RU2812760C1 (en) Threshold module
RU2775573C1 (en) Majority module
RU2324971C1 (en) Binary data comparator
RU2809482C1 (en) Logical module
RU2812683C1 (en) Majority module
RU2809209C1 (en) Logical module
RU2809213C1 (en) Majority module
RU2789728C1 (en) Majority module
RU2762547C1 (en) Threshold module
RU2812700C1 (en) Threshold module
RU2809253C1 (en) Binary number comparison device
RU2789750C1 (en) Majority module
RU2700557C1 (en) Logic converter
RU2700556C1 (en) Logic converter
RU2776920C1 (en) Logic module
RU2700550C1 (en) Logic module