RU2762545C1 - Мажоритарный модуль - Google Patents
Мажоритарный модуль Download PDFInfo
- Publication number
- RU2762545C1 RU2762545C1 RU2021109178A RU2021109178A RU2762545C1 RU 2762545 C1 RU2762545 C1 RU 2762545C1 RU 2021109178 A RU2021109178 A RU 2021109178A RU 2021109178 A RU2021109178 A RU 2021109178A RU 2762545 C1 RU2762545 C1 RU 2762545C1
- Authority
- RU
- Russia
- Prior art keywords
- inputs
- elements
- exclusive
- majority
- output
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/23—Majority or minority circuits, i.e. giving output having the state of the majority or the minority of the inputs
Abstract
Настоящее техническое решение относится к области вычислительной техники. Технический результат заключается в уменьшении аппаратурных затрат при сохранении функциональных возможностей прототипа. Технический результат достигается за счёт мажоритарного модуля, который содержит восемь элементов И (11,…,18) и десять элементов исключающее или (21,…,210). 1 ил.
Description
Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.
Известны мажоритарные модули (см., например, патент РФ 2701461, кл. G06F 7/57, 2019 г.), которые реализуют мажоритарную функцию пяти аргументов - входных двоичных сигналов.
К причине, препятствующей достижению указанного ниже технического результата при использовании известных мажоритарных модулей, относятся ограниченные функциональные возможности, обусловленные тем, что не обеспечивается реализация мажоритарной функции семи аргументов - входных двоичных сигналов.
Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип мажоритарный модуль (патент РФ 2710877, кл. G06F 7/57, 2020 г.), который содержит элементы И, элементы исключающее или и реализует мажоритарную функцию семи аргументов - входных двоичных сигналов.
К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся большие аппаратурные затраты, обусловленные тем, что прототип содержит двенадцать элементов исключающее или и десять элементов И.
Техническим результатом изобретения является уменьшение аппаратурных затрат при сохранении функциональных возможностей прототипа.
Указанный технический результат при осуществлении изобретения достигается тем, что в мажоритарном модуле, содержащем восемь элементов И и десять элементов исключающее или, первый, второй входы k-го () элемента И и второй вход m-го () элемента исключающее или соединены соответственно с первым, вторым входами k-го элемента исключающее или и выходом (m - 2)-го элемента И, а первый, второй входы первого элемента И подключены соответственно к первому, второму входам мажоритарного модуля, особенность заключается в том, что выходы i-го (), пятого и первый вход (i+6)-го элементов исключающее или соединены соответственно с первыми входами (i+4)-го, третьего и выходом i-го элементов И, первый, второй входы четвертого и второй вход (m+2)-го элементов исключающее или соединены соответственно с выходами седьмого, восьмого элементов исключающее или и выходом га-го элемента И, а вторые входы седьмого, восьмого элементов И и выход десятого элемента исключающее или соединены соответственно с выходами шестого, девятого элементов исключающее или и выходом мажоритарного модуля, третий, четвертый, седьмой и пятый, шестой входы которого соединены соответственно с вторыми входами пятого, третьего, шестого и первым, вторым входами второго элементов исключающее или.
На чертеже представлена схема предлагаемого мажоритарного модуля.
Мажоритарный модуль содержит элементы И 11,…,18 и элементы исключающее или 21,…,210, причем первый, второй входы элемента 1k () и первый, второй входы элемента 2n () соединены соответственно с первым, вторым входами элемента 2k и выходами элементов 1n-6, 1n-2, первые входы элементов 13, 14 и вторые входы элементов 14, 17 подключены соответственно к выходам элементов 25, 27 и 28, 26, а первый вход элемента 1n-2, второй вход элемента 18 и выход элемента 210 соединены соответственно с выходами элементов 2n-6, 29 и выходом мажоритарного модуля, первый, второй, пятый, шестой и третий, четвертый, седьмой входы которого подключены соответственно к первому, второму входам элемента 11, первому, второму входам элемента 12 и вторым входам элементов 25, 23, 26.
Работа предлагаемого мажоритарного модуля осуществляется следующим образом. На его первый,…, седьмой входы подаются соответственно двоичные сигналы x1,…,x7 ∈ {0,l}. В представленных ниже таблицах приведены значения внутренних сигналов z2j-1, () предлагаемого мажоритарного модуля при всех возможных наборах значений сигналов x4j-3, x4j-2, x4j-1 и значения его выходного сигнала Z при всех возможных наборах значений сигналов x4, z1, z2, z3, z4.
Согласно данным, приведенным в таблицах, имеем
где Maj(x1,…,x7) есть мажоритарная функция семи аргументов x1,…,x7.
Вышеизложенные сведения позволяют сделать вывод, что предлагаемый мажоритарный модуль реализует мажоритарную функцию семи аргументов - входных двоичных сигналов и обладает меньшими по сравнению с прототипом аппаратурными затратами.
Claims (1)
- Мажоритарный модуль, содержащий восемь элементов И и десять элементов исключающее или, причем первый, второй входы k-го () элемента И и второй вход m-го () элемента исключающее или соединены соответственно с первым, вторым входами k-го элемента исключающее или и выходом (m - 2)-го элемента И, а первый, второй входы первого элемента И подключены соответственно к первому, второму входам мажоритарного модуля, отличающийся тем, что выходы i-го (), пятого и первый вход (i+6)-го элементов исключающее или соединены соответственно с первыми входами (i+4)-го, третьего и выходом i-го элементов И, первый, второй входы четвертого и второй вход (m+2)-го элементов исключающее или соединены соответственно с выходами седьмого, восьмого элементов исключающее или и выходом m-го элемента И, а вторые входы седьмого, восьмого элементов И и выход десятого элемента исключающее или соединены соответственно с выходами шестого, девятого элементов исключающее или и выходом мажоритарного модуля, третий, четвертый, седьмой и пятый, шестой входы которого соединены соответственно с вторыми входами пятого, третьего, шестого и первым, вторым входами второго элементов исключающее или.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2021109178A RU2762545C1 (ru) | 2021-04-02 | 2021-04-02 | Мажоритарный модуль |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2021109178A RU2762545C1 (ru) | 2021-04-02 | 2021-04-02 | Мажоритарный модуль |
Publications (1)
Publication Number | Publication Date |
---|---|
RU2762545C1 true RU2762545C1 (ru) | 2021-12-21 |
Family
ID=80039244
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2021109178A RU2762545C1 (ru) | 2021-04-02 | 2021-04-02 | Мажоритарный модуль |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2762545C1 (ru) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2787339C1 (ru) * | 2022-03-18 | 2023-01-09 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7218159B2 (en) * | 2003-05-21 | 2007-05-15 | Fujitsu Limited | Flip-flop circuit having majority-logic circuit |
CN102543226B (zh) * | 2010-11-12 | 2015-08-19 | 因文西斯系统公司 | 优先级逻辑模块 |
RU2628117C1 (ru) * | 2016-05-18 | 2017-08-15 | Олег Александрович Козелков | Мажоритарный модуль "три из пяти" |
US10394988B2 (en) * | 2014-02-20 | 2019-08-27 | Ecole Polytechnique Federale De Lausanne (Epfl) | Majority logic synthesis |
RU2701461C1 (ru) * | 2018-09-20 | 2019-09-26 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
RU2710877C1 (ru) * | 2019-03-13 | 2020-01-14 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
-
2021
- 2021-04-02 RU RU2021109178A patent/RU2762545C1/ru active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7218159B2 (en) * | 2003-05-21 | 2007-05-15 | Fujitsu Limited | Flip-flop circuit having majority-logic circuit |
CN102543226B (zh) * | 2010-11-12 | 2015-08-19 | 因文西斯系统公司 | 优先级逻辑模块 |
US10394988B2 (en) * | 2014-02-20 | 2019-08-27 | Ecole Polytechnique Federale De Lausanne (Epfl) | Majority logic synthesis |
RU2628117C1 (ru) * | 2016-05-18 | 2017-08-15 | Олег Александрович Козелков | Мажоритарный модуль "три из пяти" |
RU2701461C1 (ru) * | 2018-09-20 | 2019-09-26 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
RU2710877C1 (ru) * | 2019-03-13 | 2020-01-14 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2787339C1 (ru) * | 2022-03-18 | 2023-01-09 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
RU2701461C1 (ru) | Мажоритарный модуль | |
RU2700554C1 (ru) | Мажоритарный модуль | |
RU2704735C1 (ru) | Пороговый модуль | |
RU2762545C1 (ru) | Мажоритарный модуль | |
RU2700553C1 (ru) | Мажоритарный модуль | |
RU2710877C1 (ru) | Мажоритарный модуль | |
RU2697727C2 (ru) | Мажоритарный модуль | |
RU2300137C1 (ru) | Мажоритарный модуль | |
RU2718209C1 (ru) | Логический модуль | |
RU2710872C1 (ru) | Параллельный счетчик единичных сигналов | |
RU2764709C1 (ru) | Мажоритарный модуль | |
RU2676888C1 (ru) | Логический модуль | |
RU2714216C1 (ru) | Пороговый модуль | |
RU2778678C1 (ru) | Логический модуль | |
RU2787336C1 (ru) | Пороговый модуль | |
RU2757819C1 (ru) | Мажоритарный модуль | |
RU2776922C1 (ru) | Мажоритарный модуль | |
RU2758188C1 (ru) | Логический модуль | |
RU2801792C1 (ru) | Мажоритарный модуль | |
RU2757821C1 (ru) | Пороговый модуль | |
RU2776923C1 (ru) | Мажоритарный модуль | |
RU2747107C1 (ru) | Мажоритарный модуль | |
RU2776920C1 (ru) | Логический модуль | |
RU2787339C1 (ru) | Мажоритарный модуль | |
RU2812700C1 (ru) | Пороговый модуль |