RU2749386C2 - Способ производства структуры единичной ячейки силиконово-карбидного моп-транзистора - Google Patents

Способ производства структуры единичной ячейки силиконово-карбидного моп-транзистора Download PDF

Info

Publication number
RU2749386C2
RU2749386C2 RU2019133000A RU2019133000A RU2749386C2 RU 2749386 C2 RU2749386 C2 RU 2749386C2 RU 2019133000 A RU2019133000 A RU 2019133000A RU 2019133000 A RU2019133000 A RU 2019133000A RU 2749386 C2 RU2749386 C2 RU 2749386C2
Authority
RU
Russia
Prior art keywords
region
doping
mask
type
channel
Prior art date
Application number
RU2019133000A
Other languages
English (en)
Other versions
RU2019133000A (ru
RU2019133000A3 (ru
Inventor
Рунхуа ХУАНГ
Сонг БАИ
Йонгхонг ТАО
Линг ВАНГ
Original Assignee
Чайна Электроникс Текнолоджи Груп Корпорейшн N 55 Резерч Институт
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Чайна Электроникс Текнолоджи Груп Корпорейшн N 55 Резерч Институт filed Critical Чайна Электроникс Текнолоджи Груп Корпорейшн N 55 Резерч Институт
Publication of RU2019133000A publication Critical patent/RU2019133000A/ru
Publication of RU2019133000A3 publication Critical patent/RU2019133000A3/ru
Application granted granted Critical
Publication of RU2749386C2 publication Critical patent/RU2749386C2/ru

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/0465—Making n or p doped regions or layers, e.g. using diffusion using ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0869—Shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

Изобретение относится к способам изготовления одноячеечной структуры карбидокремниевого полевого МОП-транзистора. Согласно изобретению предложен способ изготовления структуры карбидокремниевого полевлшл МОП транзистора, в котором область проводящего канала имеет изогнутую форму и состоит из трех областей, при этом между первыми смежными областями расположены четвертые области, благодаря чему общая длина области вертикального проводящего канала может существенно увеличиваться, снижая, таким образом, отношение сопротивления канала к сопротивлению во включенном состоянии. 7 з.п. ф-лы, 9 ил.

Description

ОБЛАСТЬ ТЕХНИКИ ИЗОБРЕТЕНИЯ
Настоящее изобретение относится к области техники полупроводниковых устройств, а конкретно к способу изготовления одноячеечной структуры полевого МОП-транзистора.
УРОВЕНЬ ТЕХНИКИ ИЗОБРЕТЕНИЯ
Карбид кремния обладает высокими эксплуатационными качествами, такими как широкая запрещенная зона, сильное электрическое поле пробоя, высокая дрейфовая скорость насыщения и хорошая теплопроводность, что делает этот материал идеальным для изготовления устройства, способного выдерживать большую мощность, высокую частоту, высокую температуру и излучение. Карбидокремниевый полевой МОП транзистор обладает рядом преимуществ, например, высокой диэлектрической прочностью, высокой плотностью тока, и включает задающий контур, аналогичный контуру биполярного транзистора с изолированным затвором, что, таким образом, обеспечивает широкую перспективу развития. В то же время, карбид кремния является единственным широкозонным полупроводниковым материалом, который может обеспечить высококачественный оксидный слой затвора посредством самоокисления. При этом технология термического окисления карбида кремния не разработана в достаточной степени на данный момент, и образуемый канал обладает низкой подвижностью носителей, поэтому сопротивление канала является причиной очень большого отношения сопротивления в пути тока, таким образом, значительно ограничивая улучшение проводимости устройства.
СУЩНОСТЬ ИЗОБРЕТЕНИЯ
Цель изобретения: настоящее изобретение предназначено для обеспечения метода изготовления одноячеечной структуры полевого МОП-транзистора, которая может значительно уменьшить отношение сопротивления канала к сопротивлению во включенном состоянии.
Техническое решение: метод изготовления одноячеечной структуры карбидокремниевого полевого МОП-транзистора согласно настоящему изобретению включает следующие шаги:
S1: изготовление маски для ионного легирования на поверхности карбидокремниевого эпитаксиального слоя, удаление маски для ионного легирования в легированной области КАРМАНА Р-ТИПА и сохранение маски для ионного легирования в области вертикального проводящего канала, при этом область вертикального проводящего канала имеет изогнутую форму;
S2: легирование ионами первого типа на всей кристаллической пластине для образования области легирования КАРМАНА Р-ТИПА, при этом ион первого типа ион Р-типа;
S3: изготовление маски для легирования N-области: изготовление маски для ионного легирования на поверхности карбидокремниевого эпитаксиального слоя и удаление маски для ионного легирования в легированной N-области;
S4: легирование ионами второго типа на всей кристаллической пластине для образования N-области легирования, при этом канальная область включает первую канальную область, вторую канальную область и третью канальную область; длина каналов последовательно уменьшается; ион второго типа - ион N-типа; длина первой канальной области должна быть достаточной для выдерживания запирающего напряжения; благодаря эффекту отсечки смежных первых канальных областей, короткие каналы могут использоваться во второй канальной области и третьей канальной области, обеспечивая достаточную запирающую способность устройства.
S5: изготовление маски для легирования N+-области: изготовление маски для ионного легирования на поверхности карбидокремниевого эпитаксиального слоя и удаление маски для ионного легирования в легированной N+-области;
S6: легирование ионами второго типа на всей кристаллической пластине для образования N+-области легирования;
S7: изготовление маски для легирования Р+-области: изготовление маски для ионного легирования на поверхности карбидокремниевого эпитаксиального слоя и удаление маски для ионного легирования в легированной Р+-области;
S8: легирование ионами первого типа на всей кристаллической пластине;
S9: активация имплантируемых примесей посредством высокотемпературного отжига;
S10: удаление изолирующего слоя затвора области омического контакта;
S11: изготовление металлического слоя омического контакта;
S12: образование омических контактов Р-типа и N-типа при отжиге;
S13: изготовление электрода затвора в области электрода затвора для охвата всех областей канала; и
S14: выполнение изоляции затвора-истока и утолщение металла.
Кроме того, четвертая канальная область добавляется между смежными первыми канальными областями, чтобы обеспечить возможность улучшения запирающей способности одноячеечной структуры.
Кроме того, легированная Р+-область включает множество ромбовидных легированных Р+-частей; все легированные Р+-части располагаются по прямой линии и две смежных легированных Р+-части соединяются в вершине. Благодаря этому путь тока может значительно сокращаться, уменьшая, таким образом, сопротивление во включенном стоянии. В дополнение к этому, ввиду отсутствия зазора между двумя смежными легированными Р+-частями и между краем легированной Р+-области и краем области омического контакта упрощается процесс обработки.
Кроме того, длина первой канальной области составляет 0,5-1,5 мкм.
Кроме того, длина второй канальной области составляет 0,2-1,5 мкм.
Кроме того, длина третьей канальной области составляет 0,1-1,5 мкм.
Кроме того, длина четвертой канальной области составляет 0,1-1,5 мкм.
Более того, концентрация N-области легирования составляет 1е16-5Е19 см-2, концентрация N+-области легирования 1е18-1Е21.
Положительные эффекты: в настоящем изобретении раскрывается метод изготовления одноячеечной структуры карбидокремниевого полевого МОП-транзистора, отличающейся тем, что область проводящего канала имеет изогнутую форму, благодаря чему общая длина области вертикального проводящего канала может существенно увеличиваться, и в то же время, короткий канал может использоваться без опасения касательно преждевременного пробоя устройства в результате эффекта смыкания короткого канала, снижая, таким образом, отношение сопротивления канала к сопротивлению во включенном состоянии.
КРАТКОЕ ОПИСАНИЕ ЧЕРТЕЖЕЙ
Фиг. 1 схема, на которой приводится ионное легирование КАРМАНА Р-ТИПА согласно конкретному варианту осуществления настоящего изобретения;
Фиг. 2 схема, на которой приводится ионное легирование N-типа согласно конкретному варианту осуществления настоящего изобретения;
Фиг. 3 схема, на которой приводится ионное легирование N+-типа согласно конкретному варианту осуществления настоящего изобретения;
Фиг. 4 схема, на которой приводится ионное легирование Р+-типа согласно конкретному варианту осуществления настоящего изобретения;
Фиг. 5 схема, на которой приводится омический контакт согласно конкретному варианту осуществления настоящего изобретения;
Фиг. 6 взрыв-схема канала согласно конкретному варианту осуществления настоящего изобретения;
Фиг. 7 - структурная схема конкретного варианта осуществления настоящего изобретения с добавлением четвертой канальной области;
Фиг. 8 - схема квадратной Р+-области предыдущего уровня техники; и
Фиг. 9 - схема ромбовидной Р+-области согласно конкретному варианту осуществления настоящего изобретения.
ПОДРОБНОЕ ОПИСАНИЕ
В S1, как показано на фиг. 1, маска для ионного легирования выполнятся на поверхности карбидокремниевого эпитаксиального слоя, маска для ионного легирования удаляется в легированной области КАРМАНА Р-ТИПА и маска для ионного легирования сохраняется в области вертикального проводящего канала, при этом область вертикального проводящего канала имеет изогнутую форму.
В S2 ионы первого типа имплантируются на всей кристаллической пластине для образования области КАРМАНА Р-ТИПА, при этом ион первого типа ион Р-типа.
В S3, как показано на фиг. 2, маска для легирования области выполняется на поверхности карбидокремниевого эпитаксиального слоя и маска для ионного легирования в легированной N-области 2 удаляется.
В S4 ионы второго типа имплантируются на всей кристаллической пластине для образования N-области легирования, при этом канальная область включает первую канальную область 6, вторую канальную область 7 и третью канальную область 8; длина каналов последовательно уменьшается; ион второго типа - ион N-типа.
В S5, как показано на фиг. 3, маска для легирования области выполняется на поверхности карбидокремниевого эпитаксиального слоя и маска для ионного легирования в легированной N+-области 3 удаляется.
В S6 ионы второго типа имплантируются на всей кристаллической пластине для образования N+-области легирования.
В S7, как показано на фиг. 4, маска для легирования области выполняется на поверхности карбидокремниевого эпитаксиального слоя и маска для ионного легирования в легированной Р+-области 4 удаляется.
В S8 ионы первого типа имплантируются на всей кристаллической пластине.
В S9 имплантируемые примеси активируются посредством высокотемпературного отжига.
В S10, как показано на фиг. 5, выполняется изолирующий слой затвора, а в области омического контакта N-типа 5 и области омического контакта Р-типа 4 изолирующие слои затвора удаляются.
В S11 металлический слой выполняется в области омического контакта N-типа 5 и области омического контакта Р-типа 4.
В S12 металлический слой, омические контакты N-типа и Р-типа между областью омического контакта N-типа 5 и области омического контакта Р-типа 4 образуются при отжиге.
В S13 электрод затвора выполняется в области электрода затвора для охвата всех областей канала.
В S14 выполняется изоляции затвора-истока и утолщение металла.
«Легированная Р+-область» - «область омического контакта Р-типа».
Легированная Р+-область 4 предыдущего уровня техники показана на фиг. 8; легированная Р+-область 4 включает множество квадратных легированных Р+-частей; предусматривается определенный зазор между смежными легированными Р+-частями, между верхним краем легированной Р+-части и верхним краем области омического контакта N-типа 5, а также между нижним краем легированной Р+-части и нижним краем области омического контакта N-типа 5. В дополнение к этому, как показано на фиг.8, ток проходит по двум смежным сторонам квадрата, путь тока является относительно длинным, а сопротивление во включенном состоянии высоким. В то же время, ширина области омического контакта N-типа 5 больше, чем ширина легированной Р+-области 4, и учитывая протекание тока и погрешность при фототравлении, обеспечивается достаточно большое значение расхождения в ширине.
Чтобы решить проблему предыдущего уровня техники, Р+-область 4 по конкретному варианту осуществления включает множество ромбовидных легированных Р+-частей, как показано на фиг. 9; все легированные Р+-части располагаются по прямой линии и две смежных легированных Р+-части соединяются в вершине. Как показано на фиг. 9, ток проходит по ромбовидной форме, которая может значительно сократить путь тока, тем самым снижая сопротивление во включенном состоянии. Кроме того, в дополнение к этому, ввиду отсутствия зазора между двумя смежными легированными Р+-частями и между краем легированной Р+-области 4 и краем области омического контакта N-типа 5 упрощается процесс обработки. Изменение сопротивления поперечного пути тока в результате погрешности при обработке структуры, как показано на фиг. 8, будет невозможным.
Как показано на фиг. 4, 5, 6 и 7, легированная Р+-область 4 включает множество ромбовидных легированных Р+-частей; все легированные Р+-части располагаются по прямой линии и две смежных легированных Р+-части соединяются в вершине. Благодаря этому путь тока может значительно сокращаться, уменьшая, таким образом, сопротивление во включенном стоянии. В дополнение к этому, так как путь тока N+-области сохранять не требуется, достаточный запас между областью омического контакта и легированной Р+-областью 4 не должен сохраняться.
В дополнение к этому, четвертая канальная область 9 может также добавляться между смежными первыми канальными областями 6, как показано на фиг. 7, для улучшения запирающей способности.

Claims (22)

1. Способ изготовления одноячеечной структуры карбидокремниевого полевого МОП-транзистора, включающий следующие шаги:
S1: изготовление маски для ионного легирования на поверхности карбидокремниевого эпитаксиального слоя, удаление маски для ионного легирования в легированной области КАРМАНА Р-ТИПА и сохранение маски для ионного легирования в области вертикального проводящего канала, при этом область вертикального проводящего канала имеет изогнутую форму;
S2: легирование ионами первого типа на всей кристаллической пластине для образования области легирования КАРМАНА Р-ТИПА, при этом ион первого типа - ион Р-типа;
S3: изготовление маски для легирования N-области: изготовление маски для ионного легирования на поверхности карбидокремниевого эпитаксиального слоя и удаление маски для ионного легирования в легированной N-области;
S4: легирование ионами второго типа на всей кристаллической пластине для образования N-области легирования, при этом канальная область включает первую канальную область, вторую канальную область и третью канальную область; длина каналов последовательно уменьшается; ион второго типа ион N-типа;
S5: изготовление маски для легирования N+-oблacτи: изготовление маски для ионного легирования на поверхности карбидокремниевого эпитаксиального слоя и удаление маски для ионного легирования в легированной N+-области;
S6: легирование ионами второго типа на всей кристаллической пластине для образования N+-области легирования;
S7: изготовление маски для легирования Р+-области: изготовление маски для ионного легирования на поверхности карбидокремниевого эпитаксиального слоя и удаление маски для ионного легирования в легированной Р+-области;
S8: легирование ионами первого типа на всей кристаллической пластине;
S9: активация имплантируемых примесей посредством высокотемпературного отжига;
S10: удаление изолирующего слоя затвора области омического контакта;
S11: изготовление металлического слоя омического контакта;
S12: образование омических контактов Р-типа и N-типа при отжиге;
S13: изготовление электрода затвора в области электрода затвора для охвата всех областей канала; и
S14: выполнение изоляции затвора-истока и утолщение металла.
2. Способ по п. 1, отличающийся тем, что четвертая канальная область добавляется между смежными первыми канальными областями.
3. Способ по п. 1, отличающийся тем, что легированная Р+-область включает множество ромбовидных легированных Р+-частей, при этом все легированные Р+-части располагаются по прямой линии и две смежных легированных Р+-части соединяются в вершине.
4. Способ по п. 1, отличающийся тем, что длина первой канальной области составляет 0,5-1,5 мкм.
5. Способ по п. 1, отличающийся тем, что длина второй канальной области составляет 0,2-1,5 мкм.
6. Способ по п. 1, отличающийся тем, что длина третьей канальной области составляет 0,1-1,5 мкм.
7. Способ по п. 2, отличающийся тем, что длина четвертой канальной области составляет 0,1-1,5 мкм.
8. Способ по п. 1, отличающийся тем, что концентрация N-области легирования составляет 1е16-5Е19 см-2, концентрация N+-области легирования 1е18-1Е21.
RU2019133000A 2017-03-20 2017-10-31 Способ производства структуры единичной ячейки силиконово-карбидного моп-транзистора RU2749386C2 (ru)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201710166459.2 2017-03-20
CN201710166459 2017-03-20
PCT/CN2017/108487 WO2018171197A1 (zh) 2017-03-20 2017-10-31 一种碳化硅mosfet单胞结构的制造方法

Publications (3)

Publication Number Publication Date
RU2019133000A RU2019133000A (ru) 2021-04-21
RU2019133000A3 RU2019133000A3 (ru) 2021-05-12
RU2749386C2 true RU2749386C2 (ru) 2021-06-09

Family

ID=60196801

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2019133000A RU2749386C2 (ru) 2017-03-20 2017-10-31 Способ производства структуры единичной ячейки силиконово-карбидного моп-транзистора

Country Status (5)

Country Link
EP (1) EP3594993A4 (ru)
KR (1) KR102285499B1 (ru)
CN (1) CN107331603B (ru)
RU (1) RU2749386C2 (ru)
WO (1) WO2018171197A1 (ru)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114242769B (zh) * 2021-11-24 2022-08-26 深圳真茂佳半导体有限公司 超结梯形槽碳化硅mosfet器件及制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5998837A (en) * 1995-06-02 1999-12-07 Siliconix Incorporated Trench-gated power MOSFET with protective diode having adjustable breakdown voltage
US20050173739A1 (en) * 2002-07-11 2005-08-11 Osamu Kusumoto Semiconductor device and method for manufacturing same
US20120018743A1 (en) * 2010-07-26 2012-01-26 Sumitomo Electric Industries, Ltd. Semiconductor device
US20160181365A1 (en) * 2014-12-19 2016-06-23 General Electric Company Semiconductor devices having channel regions with non-uniform edge

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5553462A (en) * 1978-10-13 1980-04-18 Int Rectifier Corp Mosfet element
JP2005136017A (ja) * 2003-10-29 2005-05-26 Hitachi Displays Ltd 表示装置
JP2007081229A (ja) * 2005-09-15 2007-03-29 Matsushita Electric Ind Co Ltd 半導体装置
US7642586B2 (en) * 2006-09-08 2010-01-05 Qimonda Ag Integrated memory cell array
KR20080102030A (ko) * 2007-05-17 2008-11-24 삼성전자주식회사 플래시 메모리 소자, 그 제조 방법 및 동작 방법
CN101414083B (zh) * 2007-10-16 2010-06-30 瀚宇彩晶股份有限公司 液晶显示器面板、像素结构、及开关元件
US20090289299A1 (en) * 2008-05-22 2009-11-26 Chen Li-Cheng High density high performance power transistor layout
JPWO2010044226A1 (ja) * 2008-10-17 2012-03-15 パナソニック株式会社 半導体装置およびその製造方法
JP5616665B2 (ja) 2010-03-30 2014-10-29 ローム株式会社 半導体装置
CN103887261B (zh) * 2014-03-03 2016-08-31 京东方科技集团股份有限公司 一种柔性显示器及其制备方法
CN105789317A (zh) * 2014-12-25 2016-07-20 昆山国显光电有限公司 薄膜晶体管器件及其制备方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5998837A (en) * 1995-06-02 1999-12-07 Siliconix Incorporated Trench-gated power MOSFET with protective diode having adjustable breakdown voltage
US20050173739A1 (en) * 2002-07-11 2005-08-11 Osamu Kusumoto Semiconductor device and method for manufacturing same
US20120018743A1 (en) * 2010-07-26 2012-01-26 Sumitomo Electric Industries, Ltd. Semiconductor device
US20160181365A1 (en) * 2014-12-19 2016-06-23 General Electric Company Semiconductor devices having channel regions with non-uniform edge

Also Published As

Publication number Publication date
KR20200010188A (ko) 2020-01-30
CN107331603B (zh) 2020-05-01
EP3594993A1 (en) 2020-01-15
KR102285499B1 (ko) 2021-08-03
RU2019133000A (ru) 2021-04-21
CN107331603A (zh) 2017-11-07
EP3594993A4 (en) 2020-04-08
RU2019133000A3 (ru) 2021-05-12
WO2018171197A1 (zh) 2018-09-27

Similar Documents

Publication Publication Date Title
TWI544648B (zh) 無需利用附加遮罩來製造的積體有肖特基二極體的平面ｍｏｓｆｅｔ及其佈局方法
TWI447813B (zh) 絕緣柵雙極電晶體裝置用於提升裝置性能的新型上部結構
US9048282B2 (en) Dual-gate trench IGBT with buried floating P-type shield
JP5586887B2 (ja) 半導体装置及びその製造方法
US9666666B2 (en) Dual-gate trench IGBT with buried floating P-type shield
US10276709B2 (en) Semiconductor device and method of manufacturing semiconductor device
WO2022111160A1 (zh) 碳化硅器件的元胞结构、其制备方法及碳化硅器件
CN215377412U (zh) 功率半导体器件
KR20140091956A (ko) 이중 병렬 채널 구조를 갖는 반도체 소자 및 상기 반도체 소자의 제조 방법
CN108682624B (zh) 一种具有复合栅的igbt芯片制作方法
US10692999B2 (en) High voltage MOSFET devices and methods of making the devices
RU2749386C2 (ru) Способ производства структуры единичной ячейки силиконово-карбидного моп-транзистора
CN209000917U (zh) 一种半导体器件的终端结构
CN116759461A (zh) 一种高温稳定性的功率mosfet器件及其制备方法
CN114068721B (zh) 双梯形槽保护梯形槽碳化硅mosfet器件及制造方法
US20230155021A1 (en) Silicon carbide semiconductor device
RU2740124C1 (ru) Карбидокремниевое переключающее устройство и способ его производства
CN208336233U (zh) 能提高耐压能力的半导体器件终端结构
CN107863343B (zh) 平面mos器件及其制造方法
CN113410299A (zh) 一种高耐压的n沟道LDMOS器件及其制备方法
CN107359119B (zh) 一种超结功率器件及其制造方法
CN113130635B (zh) 一种i型栅的mos器件及其制备方法
CN114597264B (zh) 一种功率mosfet器件及其制作方法
CN113410281B (zh) 一种具有表面耐压结构的p沟道LDMOS器件及其制备方法
KR19980016057A (ko) 전력용 스위칭 소자 제조방법