RU2741055C1 - Operational amplifier with "floating" input differential cascade on complementary field-effect transistors with control p-n junction - Google Patents

Operational amplifier with "floating" input differential cascade on complementary field-effect transistors with control p-n junction Download PDF

Info

Publication number
RU2741055C1
RU2741055C1 RU2020129023A RU2020129023A RU2741055C1 RU 2741055 C1 RU2741055 C1 RU 2741055C1 RU 2020129023 A RU2020129023 A RU 2020129023A RU 2020129023 A RU2020129023 A RU 2020129023A RU 2741055 C1 RU2741055 C1 RU 2741055C1
Authority
RU
Russia
Prior art keywords
field
effect transistor
input
source
drain
Prior art date
Application number
RU2020129023A
Other languages
Russian (ru)
Inventor
Анна Витальевна Бугакова
Николай Николаевич Прокопенко
Алексей Андреевич Жук
Владислав Евгеньевич Чумаков
Дмитрий Владимирович Клейменкин
Original Assignee
федеральное государственное бюджетное образовательное учреждение высшего образования «Донской государственный технический университет» (ДГТУ)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by федеральное государственное бюджетное образовательное учреждение высшего образования «Донской государственный технический университет» (ДГТУ) filed Critical федеральное государственное бюджетное образовательное учреждение высшего образования «Донской государственный технический университет» (ДГТУ)
Priority to RU2020129023A priority Critical patent/RU2741055C1/en
Application granted granted Critical
Publication of RU2741055C1 publication Critical patent/RU2741055C1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/34—DC amplifiers in which all stages are DC-coupled

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)

Abstract

FIELD: radio equipment.
SUBSTANCE: proposed invention relates to radio engineering. To this end, operational amplifier with "floating" input differential cascade on complementary field-effect transistors with control p-n junction is proposed, in which, unlike prototype between combined sources of first (5) and second (6) input field transistors and the combined sources of third (7) and fourth (8) input field-effect transistors have an element for stabilizing static mode (9) of the input field-effect transistors based on first (18) additional field-effect transistor and first (19) additional resistor, wherein drain of first (18) additional field-effect transistor is connected to combined sources of first (5) and second (6) input field-effect transistors, gate of first (18) additional field-effect transistor is connected to combined sources of third (7) and fourth (8) input field-effect transistors, as well as other elements and connections are proposed.
EFFECT: development of radiation-resistant and low-temperature JFet operational amplifier.
4 cl, 13 dwg

Description

Предполагаемое изобретение относится к области радиотехники и аналоговой микроэлектроники и может быть использовано в различных аналоговых и аналого-цифровых интерфейсах (активных RC-фильтрах, нормирующих преобразователях и т.п.), работающих в условиях низких температур и воздействия радиации.The alleged invention relates to the field of radio engineering and analog microelectronics and can be used in various analog and analog-to-digital interfaces (active RC filters, normalizing converters, etc.) operating at low temperatures and exposure to radiation.

В современной микроэлектронике достаточно перспективны архитектуры ОУ, содержащие так называемый «плавающий» входной дифференциальный каскад [1], который реализуется как по JFET [2-6], так и по CJFET технологиям [7-9] и не содержит классических источников опорного тока для установления статического режима входных транзисторов. In modern microelectronics, op-amp architectures are quite promising, containing the so-called "floating" input differential stage [1], which is implemented both according to JFET [2-6] and CJFET technologies [7-9] and does not contain classical sources of reference current for establishing the static mode of the input transistors.

Ближайшим прототипом заявляемого устройства является операционный усилитель [1] с «плавающим» входным дифференциальным каскадом на комплементарных полевых транзисторах с управляющим p-n переходом, представленный в статье фирмы Linear Integrated System (микросхемы LSK489/LSJ689; Dimitri Danyuk "Linear Integrated Systems Headphone Amplifier Evaluation Board", Linear Integrated Systems, p. 1-17.). Он содержит первый 1 и второй 2 входы устройства, выход 3 устройства, связанный с выходом буферного усилителя 4, первый 5, второй 6, третий 7 и четвертый 8 входные полевые транзисторы, образующие «плавающий» входной дифференциальный каскад с элементом стабилизации статического режима 9 входных полевых транзисторов, причем затворы первого 5 и третьего 7 входных полевых транзисторов подключены ко входу 1 устройства, а затворы второго 6 и четвертого 8 входных полевых транзисторов соединены со входом 2 устройства, первый 10 и второй 11 выходные полевые транзисторы, затворы которых подключены соответственно к первому 12 и второму 13 вспомогательным источникам напряжения, стоки объединены и подключены ко входу буферного усилителя 4, причем исток первого 10 выходного полевого транзистора соединен со стоком второго 6 входного полевого транзистора и связан с первой 14 шиной источника питания через первый 15 токостабилизирующий элемент, а исток второго 11 выходного полевого транзистора подключен к стоку четвертого 8 входного полевого транзистора и связан со второй 16 шиной источника питания через второй 17 токостабилизирующий элемент, кроме этого сток первого 5 входного полевого транзистора согласован с первой 14 шиной источника питания, а сток третьего 7 входного полевого транзистора согласован со второй 16 шиной источника питания.The closest prototype of the claimed device is an operational amplifier [1] with a "floating" input differential stage on complementary field-effect transistors with a control pn junction, presented in an article by Linear Integrated System (LSK489 / LSJ689 chips; Dimitri Danyuk "Linear Integrated Systems Headphone Amplifier Evaluation Board" , Linear Integrated Systems, pp. 1-17.). It contains the first 1 and second 2 inputs of the device, the output 3 of the device connected to the output of the buffer amplifier 4, the first 5, the second 6, the third 7 and the fourth 8 input field-effect transistors, forming a "floating" input differential stage with a static mode stabilization element 9 input field-effect transistors, and the gates of the first 5 and third 7 input field-effect transistors are connected to the input 1 of the device, and the gates of the second 6 and fourth 8 input field-effect transistors are connected to the input 2 of the device, the first 10 and second 11 output field-effect transistors, the gates of which are connected respectively to the first 12 and the second 13 auxiliary voltage sources, the drains are combined and connected to the input of the buffer amplifier 4, and the source of the first 10 output field-effect transistor is connected to the drain of the second 6 input field-effect transistor and connected to the first 14 bus of the power source through the first 15 current-stabilizing element, and the source of the second 11 output field-effect transistor connected to the drain of the fourth 8 input field-effect transistor and connected to the second 16 bus of the power supply through the second 17 current-stabilizing element, in addition, the drain of the first 5 input field-effect transistor is matched with the first 14 bus of the power supply, and the drain of the third 7 input field-effect transistor is matched with the second 16 bus of the source nutrition.

Существенный недостаток ОУ-прототипа состоит в том, что в нем не обеспечиваются малые значения систематической составляющей напряжения смещения нуля (Uсм), а также повышенные значения коэффициента усиления по напряжению (К0) и коэффициента ослабления входного синфазного сигнала (Кос.сф).A significant disadvantage of the op-amp prototype is that it does not provide small values of the systematic component of the zero bias voltage (U cm ), as well as increased values of the voltage gain (K 0 ) and the attenuation coefficient of the input common-mode signal (K os.sf ) ...

Основная задача предполагаемого изобретения состоит в создании радиационно-стойкого и низкотемпературного JFet операционного усилителя, который обеспечивает малый уровень систематической составляющей напряжения смещения нуля, а также повышенные значения коэффициента усиления по напряжению и коэффициента ослабления входных синфазных сигналов.The main object of the proposed invention is to provide a radiation-resistant and low-temperature JFet operational amplifier, which provides a low level of the systematic component of the zero offset voltage, as well as increased values of the voltage gain and attenuation of the input common-mode signals.

Поставленная задача достигается тем, что в ОУ фиг. 1, содержащем первый 1 и второй 2 входы устройства, выход 3 устройства, связанный с выходом буферного усилителя 4, первый 5, второй 6, третий 7 и четвертый 8 входные полевые транзисторы (далее – полевые транзисторы с управляющим p-n переходом), образующие «плавающий» входной дифференциальный каскад с элементом стабилизации статического режима 9 входных полевых транзисторов, причем затворы первого 5 и третьего 7 входных полевых транзисторов подключены ко входу 1 устройства, а затворы второго 6 и четвертого 8 входных полевых транзисторов соединены со входом 2 устройства, первый 10 и второй 11 выходные полевые транзисторы, затворы которых подключены соответственно к первому 12 и второму 13 вспомогательным источникам напряжения, стоки объединены и подключены ко входу буферного усилителя 4, причем исток первого 10 выходного полевого транзистора соединен со стоком второго 6 входного полевого транзистора и связан с первой 14 шиной источника питания через первый 15 токостабилизирующий элемент, а исток второго 11 выходного полевого транзистора подключен к стоку четвертого 8 входного полевого транзистора и связан со второй 16 шиной источника питания через второй 17 токостабилизирующий элемент, кроме этого сток первого 5 входного полевого транзистора согласован с первой 14 шиной источника питания, а сток третьего 7 входного полевого транзистора согласован со второй 16 шиной источника питания, предусмотрены новые элементы и связи – между объединенными истоками первого 5 и второго 6 входных полевых транзисторов и объединенными истоками третьего 7 и четвертого 8 входных полевых транзисторов включен элемент стабилизации статического режима 9 входных полевых транзисторов на основе первого 18 дополнительного полевого транзистора и первого 19 дополнительного резистора, причем сток первого 18 дополнительного полевого транзистора подключен к объединенным истокам первого 5 и второго 6 входных полевых транзисторов, затвор первого 18 дополнительного полевого транзистора соединен с объединенными истоками третьего 7 и четвертого 8 входных полевых транзисторов, а исток первого 18 дополнительного полевого транзистора связан с объединенными истоками третьего 7 и четвертого 8 входных полевых транзисторов через первый 19 дополнительный резистор, первый 15 токостабилизирующий элемент выполнен на основе второго 20 дополнительного полевого транзистора и второго 21 дополнительного резистора, причем сток второго 20 дополнительного полевого транзистора подключен к первой 14 шине источника питания, затвор второго 20 дополнительного полевого транзистора соединен с истоком первого 10 выходного полевого транзистора, а исток второго 20 дополнительного полевого транзистора соединен с истоком первого 10 выходного полевого транзистора через второй 21 дополнительный резистор, второй 17 токостабилизирующий элемент выполнен на основе третьего 22 дополнительного полевого транзистора и третьего 23 дополнительного резистора, причем сток третьего 22 дополнительного полевого транзистора соединен с истоком второго 11 выходного полевого транзистора, затвор второго 20 дополнительного полевого транзистора подключен ко второй 16 шине источника питания, а исток третьего 22 дополнительного полевого транзистора связан со второй 16 шиной источника питания через третий 23 дополнительный резистор.The stated task is achieved by the fact that in the OS FIG. 1, containing the first 1 and second 2 inputs of the device, the output 3 of the device connected to the output of the buffer amplifier 4, the first 5, the second 6, the third 7 and the fourth 8 input field-effect transistors (hereinafter referred to as field-effect transistors with a control pn junction), forming a "floating »Input differential stage with an element for stabilizing the static mode 9 input field-effect transistors, and the gates of the first 5 and third 7 input field-effect transistors are connected to the input 1 of the device, and the gates of the second 6 and fourth 8 input field-effect transistors are connected to the input 2 of the device, the first 10 and the second 11 output field-effect transistors, the gates of which are connected respectively to the first 12 and second 13 auxiliary voltage sources, the drains are combined and connected to the input of the buffer amplifier 4, and the source of the first 10 output field-effect transistor is connected to the drain of the second 6 input field-effect transistor and connected to the first 14 bus power source through the first 15 current-stabilizing element, and the source of the second 11 output field-effect transistor is connected to the drain of the fourth 8 input field-effect transistor and is connected to the second 16 bus of the power supply through the second 17 current-stabilizing element, in addition, the drain of the first 5 input field-effect transistor is matched with the first 14 bus of the power supply, and the drain of the third 7 input The field-effect transistor is matched with the second 16 bus of the power source, new elements and connections are provided - between the combined sources of the first 5 and second 6 input field-effect transistors and the combined sources of the third 7 and fourth 8 input field-effect transistors, an element for stabilizing the static mode of 9 input field-effect transistors is included on the basis of the first 18 additional field-effect transistor and first 19 additional resistor, and the drain of the first 18 additional field-effect transistor is connected to the combined sources of the first 5 and second 6 input field-effect transistors, the gate of the first 18 additional field-effect transistor is connected to the combined the source of the third 7 and fourth 8 input field-effect transistors, and the source of the first 18 additional field-effect transistor is connected to the combined sources of the third 7 and fourth 8 input field-effect transistors through the first 19 additional resistor, the first 15 current-stabilizing element is made on the basis of the second 20 additional field-effect transistor and the second 21 additional resistor, and the drain of the second 20 additional field-effect transistor is connected to the first 14 bus of the power supply, the gate of the second 20 additional field-effect transistor is connected to the source of the first 10 output field-effect transistor, and the source of the second 20 additional field-effect transistor is connected to the source of the first 10 output field-effect transistor through the second 21 additional resistor, the second 17 current-stabilizing element is made on the basis of the third 22 additional field-effect transistor and the third 23 additional resistor, and the drain of the third 22 additional field-effect transistor is connected to the source of the second 11 output field-effect transistor, the gate of the second 20 additional field-effect transistor is connected to the second 16 bus of the power supply, and the source of the third 22 additional field-effect transistor is connected to the second 16 bus of the power supply through the third 23 additional resistor.

На чертеже фиг. 1 представлена схема ОУ-прототипа, опубликованного в [1], а на чертеже фиг. 2 – схема заявляемого ОУ в соответствии с п. 1 и п. 2 формулы изобретения.In the drawing, FIG. 1 is a schematic diagram of an op-amp prototype published in [1], and FIG. 2 is a diagram of the claimed OS in accordance with clause 1 and clause 2 of the claims.

На чертеже фиг. 3 показана схема заявляемого ОУ фиг. 2 в соответствии с п. 3 и п. 4 формулы изобретения.In the drawing, FIG. 3 shows a diagram of the inventive op-amp of FIG. 2 in accordance with claim 3 and claim 4 of the claims.

На чертеже фиг. 4 приведена схема заявляемого ОУ фиг. 2 в среде LTSpice на моделях JFet транзисторов ОАО «Интеграл» (г. Минск) при
t=-197°С, R1=R2=R3=10кОм, V3=V4=3В, V5=3.7В, V6=3.5В.In the drawing, FIG. 4 shows a diagram of the claimed op-amp of FIG. 2 in the LTSpice environment on JFet models of transistors of JSC "Integral" (Minsk) at
t = -197 ° С, R1 = R2 = R3 = 10kΩ, V3 = V4 = 3V, V5 = 3.7V, V6 = 3.5V.

На чертеже фиг. 5 показаны амплитудно-частотные характеристики ОУ фиг. 4 при t=27°С.In the drawing, FIG. 5 shows the frequency response of the op amp of FIG. 4 at t = 27 ° C.

На чертеже фиг. 6 представлены амплитудно-частотные характеристики ОУ фиг. 4 при t=-197°С.In the drawing, FIG. 6 shows the amplitude-frequency characteristics of the op-amp of FIG. 4 at t = -197 ° C.

На чертеже фиг. 7 приведена схема заявляемого ОУ фиг. 3, оптимизированного для температуры t=27 °С, при температуре моделирования t=27 °С, R1÷R5=4 кОм, V1=1.66, V2=2.14 В, в среде LTSpice на моделях JFet транзисторов ОАО «Интеграл» (г. Минск).In the drawing, FIG. 7 shows a diagram of the claimed op-amp of FIG. 3, optimized for temperature t = 27 ° С, at a simulation temperature t = 27 ° С, R1 ÷ R5 = 4 kOhm, V1 = 1.66, V2 = 2.14 V, in the LTSpice environment on JFet models of transistors of JSC "Integral" (Minsk).

На чертеже фиг. 8 показаны амплитудно-частотные характеристики ОУ фиг. 7 при t=27 °С, R1÷R5=4 кОм, V1=1.66, V2=2.14 В, С1=10 пФ.In the drawing, FIG. 8 shows the frequency response of the op amp of FIG. 7 at t = 27 ° C, R1 ÷ R5 = 4 kΩ, V1 = 1.66, V2 = 2.14 V, C1 = 10 pF.

На чертеже фиг. 9 представлены амплитудно-частотные характеристики ОУ фиг. 7, оптимизированного для температуры t=27 °С при температуре моделирования t=-197°С, R1÷R5=4 кОм, V1=1.66, V2=2.14 В, С1=10 пФ.In the drawing, FIG. 9 shows the amplitude-frequency characteristics of the op-amp of FIG. 7, optimized for a temperature t = 27 ° C at a simulation temperature t = -197 ° C, R1 ÷ R5 = 4 kΩ, V1 = 1.66, V2 = 2.14 V, C1 = 10 pF.

На чертеже фиг. 10 приведена зависимость систематической составляющей напряжения смещения нуля Uсм от температуры JFet ОУ фиг. 7, оптимизированного для температуры t=27°С при R1÷R5=4 кОм, V1=1.66, V2=2.14 В, С1=10 пФ.In the drawing, FIG. 10 shows the dependence of the systematic component of the zero bias voltage Ucm on the temperature JFet of the op amp in FIG. 7, optimized for temperature t = 27 ° С at R1 ÷ R5 = 4 kΩ, V1 = 1.66, V2 = 2.14 V, C1 = 10 pF.

На чертеже фиг. 11 показаны амплитудно-частотные характеристики ОУ фиг. 7, при t=27 °С, R1÷R5=20 кОм, V1=1.34, V2=1.26 В, С1=5 пФ.In the drawing, FIG. 11 shows the frequency response of the op amp of FIG. 7, at t = 27 ° C, R1 ÷ R5 = 20 kΩ, V1 = 1.34, V2 = 1.26 V, C1 = 5 pF.

На чертеже фиг. 12 показаны амплитудно-частотные характеристики ОУ фиг. 7, при температуре моделирования t=-197 °С, R1÷R5=20 кОм, V1=1.34, V2=1.26 В, С1=5 пФ.In the drawing, FIG. 12 shows the frequency response of the op amp of FIG. 7, at the simulation temperature t = -197 ° C, R1 ÷ R5 = 20 kΩ, V1 = 1.34, V2 = 1.26 V, C1 = 5 pF.

На чертеже фиг. 13 представлена зависимость систематической составляющей напряжения смещения нуля Uсм от температуры JFet ОУ фиг. 7, оптимизированного для температуры t=27 °С при R1÷R5=20 кОм, V1=1.34, V2=1.26 В, С1=5 пФ.In the drawing, FIG. 13 shows the dependence of the systematic component of the zero bias voltage Ucm on the temperature JFet of the op amp in FIG. 7, optimized for temperature t = 27 ° С at R1 ÷ R5 = 20 kΩ, V1 = 1.34, V2 = 1.26 V, С1 = 5 pF.

Операционный усилитель с «плавающим» входным дифференциальным каскадом на комплементарных полевых транзисторах с управляющим p-n переходом фиг. 2 содержит первый 1 и второй 2 входы устройства, выход 3 устройства, связанный с выходом буферного усилителя 4, первый 5, второй 6, третий 7 и четвертый 8 входные полевые транзисторы, образующие «плавающий» входной дифференциальный каскад с элементом стабилизации статического режима 9 входных полевых транзисторов, причем затворы первого 5 и третьего 7 входных полевых транзисторов подключены ко входу 1 устройства, а затворы второго 6 и четвертого 8 входных полевых транзисторов соединены со входом 2 устройства, первый 10 и второй 11 выходные полевые транзисторы, затворы которых подключены соответственно к первому 12 и второму 13 вспомогательным источникам напряжения, стоки объединены и подключены ко входу буферного усилителя 4, причем исток первого 10 выходного полевого транзистора соединен со стоком второго 6 входного полевого транзистора и связан с первой 14 шиной источника питания через первый 15 токостабилизирующий элемент, а исток второго 11 выходного полевого транзистора подключен к стоку четвертого 8 входного полевого транзистора и связан со второй 16 шиной источника питания через второй 17 токостабилизирующий элемент, кроме этого сток первого 5 входного полевого транзистора согласован с первой 14 шиной источника питания, а сток третьего 7 входного полевого транзистора согласован со второй 16 шиной источника питания. Между объединенными истоками первого 5 и второго 6 входных полевых транзисторов и объединенными истоками третьего 7 и четвертого 8 входных полевых транзисторов включен элемент стабилизации статического режима 9 входных полевых транзисторов на основе первого 18 дополнительного полевого транзистора и первого 19 дополнительного резистора, причем сток первого 18 дополнительного полевого транзистора подключен к объединенным истокам первого 5 и второго 6 входных полевых транзисторов, затвор первого 18 дополнительного полевого транзистора соединен с объединенными истоками третьего 7 и четвертого 8 входных полевых транзисторов, а исток первого 18 дополнительного полевого транзистора связан с объединенными истоками третьего 7 и четвертого 8 входных полевых транзисторов через первый 19 дополнительный резистор, первый 15 токостабилизирующий элемент выполнен на основе второго 20 дополнительного полевого транзистора и второго 21 дополнительного резистора, причем сток второго 20 дополнительного полевого транзистора подключен к первой 14 шине источника питания, затвор второго 20 дополнительного полевого транзистора соединен с истоком первого 10 выходного полевого транзистора, а исток второго 20 дополнительного полевого транзистора соединен с истоком первого 10 выходного полевого транзистора через второй 21 дополнительный резистор, второй 17 токостабилизирующий элемент выполнен на основе третьего 22 дополнительного полевого транзистора и третьего 23 дополнительного резистора, причем сток третьего 22 дополнительного полевого транзистора соединен с истоком второго 11 выходного полевого транзистора, затвор второго 20 дополнительного полевого транзистора подключен ко второй 16 шине источника питания, а исток третьего 22 дополнительного полевого транзистора связан со второй 16 шиной источника питания через третий 23 дополнительный резистор.Operational amplifier with a "floating" input differential stage on complementary field-effect transistors with a control pn junction of FIG. 2 contains the first 1 and second 2 inputs of the device, the output 3 of the device connected to the output of the buffer amplifier 4, the first 5, the second 6, the third 7 and the fourth 8 input field-effect transistors, forming a "floating" input differential stage with a stabilization element of the static mode 9 input field-effect transistors, and the gates of the first 5 and third 7 input field-effect transistors are connected to the input 1 of the device, and the gates of the second 6 and fourth 8 input field-effect transistors are connected to the input 2 of the device, the first 10 and second 11 output field-effect transistors, the gates of which are connected respectively to the first 12 and the second 13 auxiliary voltage sources, the drains are combined and connected to the input of the buffer amplifier 4, and the source of the first 10 output field-effect transistor is connected to the drain of the second 6 input field-effect transistor and connected to the first 14 bus of the power source through the first 15 current-stabilizing element, and the source of the second 11 output field-effect transistor connected to the drain of the fourth 8 input field-effect transistor and connected to the second 16 bus of the power supply through the second 17 current-stabilizing element, in addition, the drain of the first 5 input field-effect transistor is matched with the first 14 bus of the power supply, and the drain of the third 7 input field-effect transistor is matched with the second 16 bus of the source nutrition. Between the combined sources of the first 5 and second 6 input field-effect transistors and the combined sources of the third 7 and fourth 8 input field-effect transistors, an element for stabilizing the static mode of 9 input field-effect transistors is connected based on the first 18 additional field-effect transistor and the first 19 additional resistor, and the drain of the first 18 additional field-effect transistors transistor is connected to the combined sources of the first 5 and second 6 input field-effect transistors, the gate of the first 18 additional field-effect transistor is connected to the combined sources of the third 7 and fourth 8 input field-effect transistors, and the source of the first 18 additional field-effect transistor is connected to the combined sources of the third 7 and fourth 8 input field-effect transistors through the first 19 additional resistor, the first 15 current-stabilizing element is made on the basis of the second 20 additional field-effect transistor and the second 21 additional resistor, and the drain of the second 20 additional field th transistor is connected to the first 14 bus of the power source, the gate of the second 20 additional field-effect transistor is connected to the source of the first 10 output field-effect transistor, and the source of the second 20 additional field-effect transistor is connected to the source of the first 10 output field-effect transistor through the second 21 additional resistor, the second 17 current-stabilizing element is made on the basis of the third 22 additional field-effect transistor and the third 23 additional resistor, and the drain of the third 22 additional field-effect transistor is connected to the source of the second 11 output field-effect transistor, the gate of the second 20 additional field-effect transistor is connected to the second 16 bus of the power source, and the source of the third 22 additional field-effect transistor the transistor is connected to the second 16 bus of the power supply through the third 23 additional resistor.

На чертеже фиг. 2, в соответствии с п. 2 формулы изобретения, сток первого 5 входного полевого транзистора связан с первой 14 шиной источника питания через первую 24 цепь согласования потенциалов, а исток третьего 7 входного полевого транзистора связан со второй 16 шиной источника питания через вторую 25 цепь согласования потенциалов.In the drawing, FIG. 2, in accordance with claim 2 of the claims, the drain of the first 5 input field-effect transistor is connected to the first 14 bus of the power supply through the first 24 potential matching circuit, and the source of the third 7 input field-effect transistor is connected to the second 16 bus of the power supply through the second 25 matching circuit potentials.

На чертеже фиг. 3, в соответствии с п. 3 формулы изобретения, первый 10 выходной полевой транзистор выполнен по каскодной схеме и содержит первый 26 и второй 27 вспомогательные полевые транзисторы, причем затвор первого 26 вспомогательного полевого транзистора подключен к первому 12 вспомогательному источнику напряжения, а его исток соединен со стоком второго 6 входного полевого транзистора и затвором второго 27 вспомогательного полевого транзистора, сток первого 26 вспомогательного полевого транзистора подключен к истоку второго 27 вспомогательного полевого транзистора, сток которого связан со входом буферного усилителя 4, второй 11 выходной полевой транзистор выполнен по каскодной схеме и содержит третий 28 и четвертый 29 вспомогательные полевые транзисторы, причем затвор третьего 28 вспомогательного полевого транзистора подключен ко второму 13 вспомогательному источнику напряжения, а его исток соединен со стоком четвертого 8 входного полевого транзистора и затвором четвертого 29 вспомогательного полевого транзистора, сток третьего 28 вспомогательного полевого транзистора подключен к истоку четвертого 29 вспомогательного полевого транзистора, сток которого связан со входом буферного усилителя 4.In the drawing, FIG. 3, in accordance with claim 3 of the claims, the first 10 output field-effect transistor is made according to the cascode circuit and contains the first 26 and the second 27 auxiliary field-effect transistors, and the gate of the first 26 auxiliary field-effect transistor is connected to the first 12 auxiliary voltage source, and its source is connected with the drain of the second 6 input field-effect transistor and the gate of the second 27 auxiliary field-effect transistor, the drain of the first 26 auxiliary field-effect transistor is connected to the source of the second 27 auxiliary field-effect transistor, the drain of which is connected to the input of the buffer amplifier 4, the second 11 output field-effect transistor is made according to the cascode circuit and contains the third 28 and the fourth 29 auxiliary field-effect transistors, and the gate of the third 28 auxiliary field-effect transistor is connected to the second 13 auxiliary voltage source, and its source is connected to the drain of the fourth 8 input field-effect transistor and the gate of the fourth 29 auxiliary left transistor, the drain of the third 28 auxiliary field-effect transistor is connected to the source of the fourth 29 auxiliary field-effect transistor, the drain of which is connected to the input of the buffer amplifier 4.

Кроме того, на чертеже фиг. 3, в соответствии с п. 4 формулы изобретения, первая 24 цепь согласования потенциалов (Е01) содержит первый 30 и второй 31 согласующие полевые транзисторы, причем сток первого 30 согласующего полевого транзистора подключен к первой 14 шиной источника питания, затвор первого 30 согласующего полевого транзистора соединен со стоком первого 5 входного полевого транзистора и истоком второго 31 согласующего полевого транзистора, исток первого 30 согласующего полевого транзистора связан с истоком второго 31 согласующего полевого транзистора через первый 32 согласующий резистор, а затвор второго 31 согласующего полевого транзистора подключен к первому 12 вспомогательному источнику напряжения (Ес12), вторая 25 цепь согласования потенциалов содержит третий 33 и четвертый 34 согласующие полевые транзисторы, причем исток третьего 33 согласующего полевого транзистора соединен со стоком третьего 7 входного полевого транзистора и подключен к стоку четвертого 34 согласующего полевого транзистора, затвор третьего 33 согласующего полевого транзистора соединён со вторым 13 вспомогательным источником напряжения (Ес13), затвор четвертого 34 согласующего полевого транзистора подключен ко второй 16 шине источника питания, а его исток связан со второй 16 шиной источника питания через второй 35 согласующий резистор, кроме этого стоки второго 31 и третьего 33 согласующих полевые транзисторы подключены к общей шине источника питания 36.In addition, in FIG. 3, in accordance with claim 4 of the claims, the first 24 potential matching circuit (E 01 ) contains the first 30 and the second 31 matching field-effect transistors, and the drain of the first 30 matching field-effect transistor is connected to the first 14 bus of the power source, the gate of the first 30 matching field-effect transistor transistor is connected to the drain of the first 5 input field-effect transistor and the source of the second 31 matching field-effect transistor, the source of the first 30 matching field-effect transistor is connected to the source of the second 31 matching field-effect transistor through the first 32 matching resistor, and the gate of the second 31 matching field-effect transistor is connected to the first 12 auxiliary source voltage (E c12 ), the second 25 potential matching circuit contains the third 33 and the fourth 34 matching field-effect transistors, and the source of the third 33 matching field-effect transistor is connected to the drain of the third 7 input field-effect transistor and is connected to the drain of the fourth 34 matching field-effect transistor, the gate of the third 33 matching field-effect transistor is connected to the second 13 auxiliary voltage source (E c13 ), the gate of the fourth 34 matching field-effect transistor is connected to the second 16 bus of the power supply, and its source is connected to the second 16 bus of the power supply through the second 35 matching resistor, in addition drains of the second 31 and third 33 matching field-effect transistors are connected to the common bus of the power supply 36.

На чертежах фиг. 1 - фиг. 3 конденсатор Ск обеспечивает коррекцию амплитудно-частотной характеристики ОУ.In the drawings, FIG. 1 to FIG. 3 capacitor C to provides correction of the amplitude-frequency characteristics of the op-amp.

Рассмотрим работу предлагаемого ОУ фиг. 2 в сравнении с ОУ-прототипом фиг. 1. Consider the operation of the proposed op-amp Fig. 2 in comparison with the prototype op amp of FIG. one.

Для достижения заявляемого эффекта в схеме фиг. 2 предусмотрено применение специального элемента стабилизации статического режима 9 «плавающего» входного дифференциального каскада на первом 18 дополнительном полевом транзисторе и первом 19 дополнительном резисторе, а также реализация первого 15 и второго 17 токостабилизирующих элементов на идентичных первому 18 JFET на дополнительных втором 20 и третьем 22 полевых транзисторах, работающих таки же идентичных статических напряжениях между затвором и истоком. Данные режимы устанавливаются за счет оптимального выбора первого 12 и второго 13 вспомогательных источников напряжения, которые из-за разных напряжений отсечки первого 10 и второго 11 выходных полевых транзисторов с p- и n- каналами соответственно, должны быть неодинаковыми (Eс12≠Eс13). Таким образом, в заявляемой схеме фиг. 2 реализуется высокая идентичность токов в элементе стабилизации статического режима 9 «плавающего» входного дифференциального каскада, а также токов первого 15 и второго 17 токостабилизирующих элементов. Это является важным условием получения малых значений систематической составляющей напряжения смещения нуля (Uсм) ОУ. Данный вывод подтверждается результатами компьютерного моделирования на чертеже фиг.10, который показывает, что Uсм в заявляемой модификации ОУ лежит в диапазоне десятков микровольт, что недостижимо в ОУ-прототипе фиг. 1 без технологической балансировки Uсм.To achieve the claimed effect in the circuit of FIG. 2 provides for the use of a special stabilization element of the static mode 9 of the "floating" input differential stage on the first 18 additional field-effect transistor and the first 19 additional resistor, as well as the implementation of the first 15 and second 17 current-stabilizing elements on identical to the first 18 JFET on additional second 20 and third 22 field-effect transistors operating the same identical static voltages between the gate and the source. These modes are set due to the optimal choice of the first 12 and second 13 auxiliary voltage sources, which, due to different cutoff voltages of the first 10 and second 11 output field-effect transistors with p- and n-channels, respectively, should be unequal (E c12 ≠ E c13 ) ... Thus, in the claimed circuit of FIG. 2 realizes a high identity of currents in the stabilization element of the static mode 9 of the "floating" input differential stage, as well as the currents of the first 15 and second 17 current stabilizing elements. This is an important condition for obtaining small values of the systematic component of the zero bias voltage (U cm ) of the op amp. This conclusion is confirmed by the results of computer simulation in the drawing of FIG. 10, which shows that U cm in the claimed modification of the op amp lies in the range of tens of microvolts, which is unattainable in the op amp prototype of FIG. 1 without technological balancing U see .

Кроме этого, реализация первого 15 и второго 17 токостабилизирующих элементов на одинаковых втором 20 и третьем 22 дополнительных полевых транзисторах существенно повышает коэффициент усиления (К0) по напряжению ОУ фиг.2, так какIn addition, the implementation of the first 15 and second 17 current-stabilizing elements on the same second 20 and third 22 additional field-effect transistors significantly increases the amplification factor (K 0 ) for the voltage of the op amp in Fig. 2, since

Figure 00000001
, (1)
Figure 00000001
, (one)

где RΣ1– эквивалентное сопротивление высокоимпедансного узла Σ1,

Figure 00000002
– эквивалентная крутизна преобразования входного дифференциального напряжения uвх ОУ фиг.2 в выходной ток iΣ1 высокоимпендасного узла Σ1:where R Σ1 is the equivalent resistance of the high-impedance node Σ 1 ,
Figure 00000002
- equivalent slope of conversion of the input differential voltage u in the op-amp figure 2 into the output current i Σ1 of the high-impedance node Σ 1 :

Figure 00000003
(2)
Figure 00000003
(2)

Причем проводимость, обратная сопротивлению RΣ1 определяется формулой:Moreover, the conductivity inverse to the resistance R Σ1 is determined by the formula:

Figure 00000004
, (3)
Figure 00000004
, (3)

Figure 00000005
, (4)
Figure 00000005
, (4)

Figure 00000006
, (5)
Figure 00000006
, (5)

Figure 00000007
, (6)
Figure 00000007
,(6)

Figure 00000008
, (7)
Figure 00000008
, (7)

Figure 00000009
, (8)
Figure 00000009
, (8)

Figure 00000010
. (9)
Figure 00000010
... (nine)

В формулах (4)÷(9) принято, что параметр μi – это коэффициент внутренней обратной связи JFet транзисторов, характеризующий влияние изменений напряжения сток-затвор на напряжение затвор-исток (эффект модуляции длинны канала) при постоянном токе истока.In formulas (4) ÷ (9), it is assumed that the parameter μ i is the internal feedback coefficient JFet of transistors, which characterizes the effect of changes in the drain-gate voltage on the gate-source voltage (the effect of modulation of the channel length) at a constant source current.

Из последних уравнений (3)÷(9) следует, что в предлагаемой схеме ОУ коэффициент К0 существенно возрастает за счет увеличения второго сомножителя в формуле (1) – эквивалентного сопротивления RΣ1. Данный вывод подтверждается результатами моделирования на чертеже фиг.11, который показывает, что заявляемый ОУ, имеющий один высокоимпедансный узел Σ1, характеризуется экстремально высокими значениями К0=123÷137 дБ, что достаточно для многих применений.From the last equations (3) ÷ (9) it follows that in the proposed OA scheme, the coefficient K 0 increases significantly due to an increase in the second factor in formula (1) - the equivalent resistance R Σ1 . This conclusion is confirmed by the simulation results in the drawing of Fig. 11, which shows that the inventive op-amp having one high-impedance node Σ 1 is characterized by extremely high values of K 0 = 123 ÷ 137 dB, which is sufficient for many applications.

Дальнейшая минимизация основных составляющих Uсм ОУ фиг.2 связана с введением первой 24 и второй 25 цепей согласования потенциалов, которые предназначены для симметрирования статических напряжений затвор-исток первого 5 и второго 6 входных полевых транзисторов, а так же соответственно третьего 7 и четвертого 8 входных полевых транзисторов. Данное схемотехническое решение позволяет уменьшить влияние эффекта модуляции длины канала первого 5 и второго 6 входных полевых транзисторов (третьего 7 и четвертого 8 входных полевых транзисторов) на смещение их стоко-затворных характеристик и, в конечном итоге, уменьшает вторую составляющую Uсм, обусловленную влиянием коэффициента внутренней обратной связи μ. Причем, в предлагаемых схемах ОУ, из-за разных напряжений затвор-исток JFet с p-каналом (первый 10 выходной полевой транзистор) и n-каналом (второй 11 выходной полевой транзистор) должно соблюдаться неравенство Eс12≠ Eс13.Further minimization of the main components U cm OA figure 2 is associated with the introduction of the first 24 and second 25 potential matching circuits, which are designed to balance the static gate-source voltages of the first 5 and second 6 input field-effect transistors, as well as, respectively, the third 7 and fourth 8 input field-effect transistors. This circuit solution allows to reduce the effect of modulation of the channel length of the first 5 and second 6 input field-effect transistors (third 7 and fourth 8 input field-effect transistors) on the displacement of their drain-gate characteristics and, ultimately, reduces the second component U cm , due to the influence of the coefficient internal feedback μ. Moreover, in the proposed op-amp circuits, due to the different gate-source voltages of JFet with a p-channel (the first 10 output field-effect transistor) and an n-channel (the second 11 output field-effect transistor), the inequality E c12 ≠ E c13 must be observed.

Предлагаемый в соответствии с п.3 формулы изобретения схемотехнический прием (конкретное выполнение первой 24 и второй 25 цепей согласования потенциалов) обеспечивает «автоматическое» симметрирование статических режимов первого 5 и второго 6 входных полевых транзисторов, (а также третьего 7 и четвертого 8 входных полевых транзисторов) по напряжению затвор-сток в широком диапазоне температур и радиационных воздействий. Поэтому данную схему следует использовать для получения экстремально малых значений Uсм в тяжелых условиях эксплуатации ОУ. The circuit design proposed in accordance with clause 3 of the claims (specific implementation of the first 24 and second 25 potential matching circuits) provides "automatic" balancing of the static modes of the first 5 and second 6 input field-effect transistors (as well as the third 7 and fourth 8 input field-effect transistors ) by gate-drain voltage in a wide range of temperatures and radiation effects. Therefore, this scheme should be used to obtain extremely small values of U cm in severe operating conditions of the OS.

На дальнейшее повышение коэффициента усиления по напряжению ОУ фиг.3 направлен п.4 формулы изобретения, при котором обеспечивается К0 порядка 120÷137 дБ (от одного миллиона до десятков миллионов). Это позволяет создавать на основе заявляемого ОУ, усиление которого, формируется только одним каскадом («перегнутым» каскодом, обладающим широкой полосой пропускания и расширенным диапазоном изменения выходного напряжения) различные частные варианты построения аналоговых устройств.To further increase the voltage gain of the op amp figure 3 is directed to claim 4 of the claims, which provides K 0 of the order of 120 ÷ 137 dB (from one million to tens of millions). This allows you to create on the basis of the inventive op-amp, the amplification of which is formed by only one stage ("bent" cascode with a wide bandwidth and an extended range of output voltage variation), various particular options for constructing analog devices.

Таким образом, заявляемое устройство имеет (в сравнении с ОУ-прототипом [1] на известных серийных микросхемах LSJ689, LSK489 фирмы Linear Integrated Systems, США [10,11]) более высокие обобщенные показатели качества: улучшенные Uсм, К0, и

Figure 00000011
, а также малый ток потребления в статическом режиме. За счет использования JFet обеспечивается высокая радиационная стойкость, криогенный диапазон температур и экстремально низкий уровень шумов. Предлагаемый ОУ может быть рекомендован для практического использования в космическом приборостроении и физике высоких энергий.Thus, the claimed device has (in comparison with the OA prototype [1] on the well-known serial microcircuits LSJ689, LSK489 from Linear Integrated Systems, USA [10,11]) higher generalized quality indicators: improved U cm , K 0 , and
Figure 00000011
 , as well as low current consumption in static mode. JFet provides high radiation resistance, cryogenic temperature range and extremely low noise level. The proposed OS can be recommended for practical use in space instrumentation and high-energy physics.

БИБЛИОГРАФИЧЕСКИЙ СПИСОКBIBLIOGRAPHIC LIST

1. Dimitri Danyuk "Linear Integrated Systems Headphone Amplifier Evaluation Board", Linear Integrated Systems, p. 1-17. URL: http://www.linearsystems.com/lsdata/others/Headphone_Amplifier_Evaluation_Board.pdf 1. Dimitri Danyuk "Linear Integrated Systems Headphone Amplifier Evaluation Board", Linear Integrated Systems, p. 1-17. URL: http://www.linearsystems.com/lsdata/others/Headphone_Amplifier_Evaluation_Board.pdf

2. RU 2523124, 2013 г.2. RU 2523124, 2013

3. RU 2615066, 2015 г.3. RU 2615066, 2015

4. RU 2517699, 2012 г.4. RU 2517699, 2012

5. RU 2621287, 2017 г.5. RU 2621287, 2017

6. RU 2627094, 2017 г.6.RU 2627094, 2017

7. RU 2684473, 2019 г.7.RU 2684473, 2019

8. RU 2679970, 2019 г.8.RU 2679970, 2019

9. RU 2712414, 2019 г.9.RU 2712414, 2019

10. Bob Cordell, "Linear Systems LSJ689 Application Note", URL: http://www.linearsystems.com/lsdata/appnotes/LSJ689_P-Channel%20Dual%20JFETs.pdf10. Bob Cordell, "Linear Systems LSJ689 Application Note", URL: http://www.linearsystems.com/lsdata/appnotes/LSJ689_P-Channel%20Dual%20JFETs.pdf

11.Bob Cordell, "LSK489 Application Note", URL: http://www.linearsystems.com/lsdata/others/LSK489_Application_Note.pdf.11 Bob Cordell, "LSK489 Application Note", URL: http://www.linearsystems.com/lsdata/others/LSK489_Application_Note.pdf.

Claims (4)

1. Операционный усилитель с «плавающим» входным дифференциальным каскадом на комплементарных полевых транзисторах с управляющим p-n переходом, содержащий первый (1) и второй (2) входы устройства, выход (3) устройства, связанный с выходом буферного усилителя (4), первый (5), второй (6), третий (7) и четвертый (8) входные полевые транзисторы, образующие «плавающий» входной дифференциальный каскад с элементом стабилизации статического режима (9) входных полевых транзисторов, причем затворы первого (5) и третьего (7) входных полевых транзисторов подключены к входу (1) устройства, а затворы второго (6) и четвертого (8) входных полевых транзисторов соединены со входом (2) устройства, первый (10) и второй (11) выходные полевые транзисторы, затворы которых подключены соответственно к первому (12) и второму (13) вспомогательным источникам напряжения, стоки объединены и подключены к входу буферного усилителя (4), причем исток первого (10) выходного полевого транзистора соединен со стоком второго (6) входного полевого транзистора и связан с первой (14) шиной источника питания через первый (15) токостабилизирующий элемент, а исток второго (11) выходного полевого транзистора подключен к стоку четвертого (8) входного полевого транзистора и связан со второй (16) шиной источника питания через второй (17) токостабилизирующий элемент, кроме этого сток первого (5) входного полевого транзистора согласован с первой (14) шиной источника питания, а сток третьего (7) входного полевого транзистора согласован со второй (16) шиной источника питания, отличающийся тем, что между объединенными истоками первого (5) и второго (6) входных полевых транзисторов и объединенными истоками третьего (7) и четвертого (8) входных полевых транзисторов включен элемент стабилизации статического режима (9) входных полевых транзисторов на основе первого (18) дополнительного полевого транзистора и первого (19) дополнительного резистора, причем сток первого (18) дополнительного полевого транзистора подключен к объединенным истокам первого (5) и второго (6) входных полевых транзисторов, затвор первого (18) дополнительного полевого транзистора соединен с объединенными истоками третьего (7) и четвертого (8) входных полевых транзисторов, а исток первого (18) дополнительного полевого транзистора связан с объединенными истоками третьего (7) и четвертого (8) входных полевых транзисторов через первый (19) дополнительный резистор, первый (15) токостабилизирующий элемент выполнен на основе второго (20) дополнительного полевого транзистора и второго (21) дополнительного резистора, причем сток второго (20) дополнительного полевого транзистора подключен к первой (14) шине источника питания, затвор второго (20) дополнительного полевого транзистора соединен с истоком первого (10) выходного полевого транзистора, а исток второго (20) дополнительного полевого транзистора соединен с истоком первого (10) выходного полевого транзистора через второй (21) дополнительный резистор, второй (17) токостабилизирующий элемент выполнен на основе третьего (22) дополнительного полевого транзистора и третьего (23) дополнительного резистора, причем сток третьего (22) дополнительного полевого транзистора соединен с истоком второго (11) выходного полевого транзистора, затвор второго (20) дополнительного полевого транзистора подключен ко второй (16) шине источника питания, а исток третьего (22) дополнительного полевого транзистора связан со второй (16) шиной источника питания через третий (23) дополнительный резистор.1. An operational amplifier with a "floating" input differential stage on complementary field-effect transistors with a control pn junction, containing the first (1) and second (2) inputs of the device, the output (3) of the device connected to the output of the buffer amplifier (4), the first ( 5), the second (6), third (7) and fourth (8) input field-effect transistors, forming a "floating" input differential stage with a static mode stabilization element (9) of input field-effect transistors, and the gates of the first (5) and third (7 ) input field-effect transistors are connected to the input (1) of the device, and the gates of the second (6) and fourth (8) input field-effect transistors are connected to the input (2) of the device, the first (10) and second (11) output field-effect transistors, the gates of which are connected respectively, to the first (12) and second (13) auxiliary voltage sources, the drains are combined and connected to the input of the buffer amplifier (4), and the source of the first (10) output field-effect transistor is connected to the drain of the second (6) input field-effect transistor and connected to the first (14) bus of the power source through the first (15) current-stabilizing element, and the source of the second (11) output field-effect transistor is connected to the drain of the fourth (8) input field-effect transistor and connected to the second (16) the power supply bus through the second (17) current-stabilizing element, in addition, the drain of the first (5) input field-effect transistor is matched with the first (14) power supply bus, and the drain of the third (7) input field-effect transistor is matched with the second (16) power supply bus, characterized in that between the combined sources of the first (5) and second (6) input field-effect transistors and the combined sources of the third (7) and fourth (8) input field-effect transistors, an element for stabilizing the static mode (9) of the input field-effect transistors is included based on the first (18) additional field-effect transistor and the first (19) additional resistor, and the drain of the first (18) additional field-effect transistor is connected to the combined sources of the first (5) and second (6) input field-effect transistors, the gate of the first (18) additional field-effect transistor is connected to the combined sources of the third (7) and the fourth (8) input field-effect transistors, and the source of the first (18) additional field-effect transistor is connected to the combined sources of the third (7) and fourth (8) input field-effect transistors through the first (19) additional resistor, the first (15) current-stabilizing element is made on the basis of the second (20) additional field-effect transistor and the second (21) additional resistor, with than the drain of the second (20) additional field-effect transistor is connected to the first (14) power supply bus, the gate of the second (20) additional field-effect transistor is connected to the source of the first (10) output field-effect transistor, and the source of the second (20) additional field-effect transistor is connected to the source of the first (10) output field-effect transistor through the second (21) additional resistor, the second (17) current-stabilizing element is made on the basis of the third (22) additional field-effect transistor and the third (23) additional resistor, and the drain of the third (22) additional field-effect transistor is connected to the source of the second (11) output field-effect transistor, the gate of the second (20) additional field-effect transistor is connected to the second (16) bus of the power supply, and the source of the third (22) additional field-effect transistor is connected to the second (16) bus of the power supply through the third (23) additional resistor. 2.  Операционный усилитель с «плавающим» входным дифференциальным каскадом на комплементарных полевых транзисторах с управляющим p-n переходом по п. 1, отличающийся тем, что сток первого (5) входного полевого транзистора связан с первой (14) шиной источника питания через первую (24) цепь согласования потенциалов, а исток третьего (7) входного полевого транзистора связан со второй (16) шиной источника питания через вторую (25) цепь согласования потенциалов.2. An operational amplifier with a "floating" input differential stage on complementary field-effect transistors with a control pn junction according to claim 1, characterized in that the drain of the first (5) input field-effect transistor is connected to the first (14) power supply bus through the first (24) potential matching circuit, and the source of the third (7) input field-effect transistor is connected to the second (16) bus of the power source through the second (25) potential matching circuit. 3. Операционный усилитель с «плавающим» входным дифференциальным каскадом на комплементарных полевых транзисторах с управляющим p-n переходом по п. 1, отличающийся тем, что первый (10) выходной полевой транзистор выполнен по каскодной схеме и содержит первый (26) и второй (27) вспомогательные полевые транзисторы, причем затвор первого (26) вспомогательного полевого транзистора подключен к первому (12) вспомогательному источнику напряжения, а его исток соединен со стоком второго (6) входного полевого транзистора и затвором второго (27) вспомогательного полевого транзистора, сток первого (26) вспомогательного полевого транзистора подключен к истоку второго (27) вспомогательного полевого транзистора, сток которого связан с входом буферного усилителя (4), второй (11) выходной полевой транзистор выполнен по каскодной схеме и содержит третий (28) и четвертый (29) вспомогательные полевые транзисторы, причем затвор третьего (28) вспомогательного полевого транзистора подключен ко второму (13) вспомогательному источнику напряжения, а его исток соединен со стоком четвертого (8) входного полевого транзистора и затвором четвертого (29) вспомогательного полевого транзистора, сток третьего (28) вспомогательного полевого транзистора подключен к истоку четвертого (29) вспомогательного полевого транзистора, сток которого связан со входом буферного усилителя (4).3. An operational amplifier with a "floating" input differential stage on complementary field-effect transistors with a control pn junction according to claim 1, characterized in that the first (10) output field-effect transistor is made according to the cascode circuit and contains the first (26) and the second (27) auxiliary field-effect transistors, and the gate of the first (26) auxiliary field-effect transistor is connected to the first (12) auxiliary voltage source, and its source is connected to the drain of the second (6) input field-effect transistor and the gate of the second (27) auxiliary field-effect transistor, the drain of the first (26 ) of the auxiliary field-effect transistor is connected to the source of the second (27) auxiliary field-effect transistor, the drain of which is connected to the input of the buffer amplifier (4), the second (11) output field-effect transistor is made according to the cascode circuit and contains the third (28) and fourth (29) auxiliary field-effect transistors, and the gate of the third (28) auxiliary field-effect transistor is connected to the second (13) in auxiliary voltage source, and its source is connected to the drain of the fourth (8) input field-effect transistor and the gate of the fourth (29) auxiliary field-effect transistor, the drain of the third (28) auxiliary field-effect transistor is connected to the source of the fourth (29) auxiliary field-effect transistor, the drain of which is connected to the input of the buffer amplifier (4). 4. Операционный усилитель с «плавающим» входным дифференциальным каскадом на комплементарных полевых транзисторах с управляющим p-n переходом по п. 1, отличающийся тем, что первая (24) цепь согласования потенциалов содержит первый (30) и второй (31) согласующие полевые транзисторы, причем сток первого (30) согласующего полевого транзистора подключен к первой (14) шине источника питания, затвор первого (30) согласующего полевого транзистора соединен со стоком первого (5) входного полевого транзистора и истоком второго (31) согласующего полевого транзистора, исток первого (30) согласующего полевого транзистора связан с истоком второго (31) согласующего полевого транзистора через первый (32) согласующий резистор, а затвор второго (31) согласующего полевого транзистора подключен к первому (12) вспомогательному источнику напряжения, вторая (25) цепь согласования потенциалов содержит третий (33) и четвертый (34) согласующие полевые транзисторы, причем исток третьего (33) согласующего полевого транзистора соединен со стоком третьего (7) входного полевого транзистора и подключен к стоку четвертого (34) согласующего полевого транзистора, затвор третьего (33) согласующего полевого транзистора соединён со вторым (13) вспомогательным источником напряжения, затвор четвертого (34) согласующего полевого транзистора подключен ко второй (16) шине источника питания, а его исток связан со второй (16) шиной источника питания через второй (35) согласующий резистор, кроме этого стоки второго (31) и третьего (33) согласующих полевых транзисторов подключены к общей шине источника питания (36).4. An operational amplifier with a "floating" input differential stage on complementary field-effect transistors with a control pn junction according to claim 1, characterized in that the first (24) potential matching circuit contains the first (30) and second (31) matching field-effect transistors, and the drain of the first (30) matching field-effect transistor is connected to the first (14) bus of the power source, the gate of the first (30) matching field-effect transistor is connected to the drain of the first (5) input field-effect transistor and the source of the second (31) matching field-effect transistor, the source of the first (30 ) of the matching field-effect transistor is connected to the source of the second (31) matching field-effect transistor through the first (32) matching resistor, and the gate of the second (31) matching field-effect transistor is connected to the first (12) auxiliary voltage source, the second (25) potential matching circuit contains the third (33) and fourth (34) matching field-effect transistors, and the source of the third (33) matching field-effect transistor o of the transistor is connected to the drain of the third (7) input field-effect transistor and is connected to the drain of the fourth (34) matching field-effect transistor, the gate of the third (33) matching field-effect transistor is connected to the second (13) auxiliary voltage source, the gate of the fourth (34) matching field-effect transistor connected to the second (16) bus of the power supply, and its source is connected to the second (16) bus of the power supply through the second (35) matching resistor, in addition, the drains of the second (31) and third (33) matching field-effect transistors are connected to the common bus of the source power supply (36).
RU2020129023A 2020-09-02 2020-09-02 Operational amplifier with "floating" input differential cascade on complementary field-effect transistors with control p-n junction RU2741055C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2020129023A RU2741055C1 (en) 2020-09-02 2020-09-02 Operational amplifier with "floating" input differential cascade on complementary field-effect transistors with control p-n junction

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2020129023A RU2741055C1 (en) 2020-09-02 2020-09-02 Operational amplifier with "floating" input differential cascade on complementary field-effect transistors with control p-n junction

Publications (1)

Publication Number Publication Date
RU2741055C1 true RU2741055C1 (en) 2021-01-22

Family

ID=74213423

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2020129023A RU2741055C1 (en) 2020-09-02 2020-09-02 Operational amplifier with "floating" input differential cascade on complementary field-effect transistors with control p-n junction

Country Status (1)

Country Link
RU (1) RU2741055C1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2766864C1 (en) * 2021-09-08 2022-03-16 федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) Operational amplifier on complementary field-effect transistors

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2391769C1 (en) * 2009-03-24 2010-06-10 Государственное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ГОУ ВПО "ЮРГУЭС") Differential operating amplifier
RU2523124C1 (en) * 2013-01-09 2014-07-20 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") Multi-differential operational amplifier
RU2652504C1 (en) * 2017-09-20 2018-04-26 федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) High-speed differential operational amplifier
US20180248524A1 (en) * 2017-02-27 2018-08-30 Murata Manufacturing Co., Ltd. Power amplifier circuit

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2391769C1 (en) * 2009-03-24 2010-06-10 Государственное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ГОУ ВПО "ЮРГУЭС") Differential operating amplifier
RU2523124C1 (en) * 2013-01-09 2014-07-20 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") Multi-differential operational amplifier
US20180248524A1 (en) * 2017-02-27 2018-08-30 Murata Manufacturing Co., Ltd. Power amplifier circuit
RU2652504C1 (en) * 2017-09-20 2018-04-26 федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) High-speed differential operational amplifier

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2766864C1 (en) * 2021-09-08 2022-03-16 федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) Operational amplifier on complementary field-effect transistors

Similar Documents

Publication Publication Date Title
RU2624565C1 (en) Instrument amplifier for work at low temperatures
RU2710296C1 (en) Differential cascade on complementary jfet field-effect transistors with high attenuation of input in-phase signal
KR20180004268A (en) Reference voltages
RU2566963C1 (en) Differential input stage of high-speed operational amplifier for cmos technological processes
RU2741055C1 (en) Operational amplifier with "floating" input differential cascade on complementary field-effect transistors with control p-n junction
RU2684489C1 (en) Buffer amplifier on complementary field-effect transistors with control p-n junction for operation at low temperatures
RU2741056C1 (en) Radiation-resistant and low-temperature operational amplifier on complementary field-effect transistors
Nagar et al. Single OTRA based two quadrant analog voltage divider
RU2770916C1 (en) Operational amplifier on complementary field-effect transistors
RU2390916C1 (en) Precision operational amplifier
RU2624585C1 (en) Low temperature radiation resistant multidifferencial operation amplifier
RU2712416C1 (en) Input differential cascade on complementary field-effect transistors for operation at low temperatures
RU2615066C1 (en) Operational amplifier
RU2583760C1 (en) Bipolar-field operational amplifier
RU2615068C1 (en) Bipolar-field differential operational amplifier
RU2732583C1 (en) Low-temperature operational amplifier with high attenuation of input in-phase signal on complementary field-effect transistors with control p-n junction
RU2712411C1 (en) Operational amplifier cjfet intermediate stage with paraphase current output
RU2687161C1 (en) Buffer amplifier for operation at low temperatures
RU2770915C1 (en) Differential amplifier with increased slope on field-effect transistors
RU2739577C1 (en) Differential operational amplifier on field-effect transistors with control p-n junction
RU2621289C1 (en) Two-stage differential operational amplifier with higher gain
RU2780220C1 (en) Operational amplifier based on two-stroke "inverse" cascode and complementary fet-steristors with control pn-junction
RU2658818C1 (en) Differential voltage-current converter with wide range of linear operation
RU2727704C1 (en) Composite transistor based on complementary field-effect transistors with control p-n junction
RU2770912C1 (en) Differential amplifier on arsenide-gallium field-effect transistors