RU2766864C1 - Operational amplifier on complementary field-effect transistors - Google Patents

Operational amplifier on complementary field-effect transistors Download PDF

Info

Publication number
RU2766864C1
RU2766864C1 RU2021126519A RU2021126519A RU2766864C1 RU 2766864 C1 RU2766864 C1 RU 2766864C1 RU 2021126519 A RU2021126519 A RU 2021126519A RU 2021126519 A RU2021126519 A RU 2021126519A RU 2766864 C1 RU2766864 C1 RU 2766864C1
Authority
RU
Russia
Prior art keywords
field
additional
effect transistor
effect transistors
source
Prior art date
Application number
RU2021126519A
Other languages
Russian (ru)
Inventor
Николай Николаевич Прокопенко
Анна Витальевна Бугакова
Владислав Евгеньевич Чумаков
Дарья Юрьевна Денисенко
Original Assignee
федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) filed Critical федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ)
Priority to RU2021126519A priority Critical patent/RU2766864C1/en
Application granted granted Critical
Publication of RU2766864C1 publication Critical patent/RU2766864C1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45376—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using junction FET transistors as the active amplifying circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)

Abstract

FIELD: analogue microelectronics.
SUBSTANCE: invention relates to analogue microelectronics and can be used in various analogue and analogue-to-digital interfaces — active RC filters, normalizing converters, etc., including those working in conditions of low temperatures and exposure to radiation. Technical result is achieved due to creation of conditions under which at current output (9) of the device there is provided complete mutual compensation of static current of the dynamic load circuit (15) and the drain of fourth (14) auxiliary field-effect transistor. This condition is satisfied by special construction of auxiliary reference current source (8) based on two parallel connected elementary reference current sources on third (22), fourth (23), fifth (24) and sixth (25) additional field-effect transistors, as well as introduction of additional sources of reference current on first (18) and second (20) additional field-effect transistors.
EFFECT: creation of radiation-resistant and low-temperature operational amplifier, which due to high self-adjusting symmetry of the static mode on drain currents and gate-drain voltages of the used field transistors provides a low level of the systematic component of zero offset voltage and increased values of the voltage gain.
8 cl, 13 dwg

Description

Предлагаемое изобретение относится к области аналоговой микроэлектроники и может быть использовано в различных аналоговых и аналого-цифровых интерфейсах – активных RC-фильтрах, нормирующих преобразователях и т.п., в том числе работающих в условиях низких температур и воздействия радиации.The present invention relates to the field of analog microelectronics and can be used in various analog and analog-to-digital interfaces - active RC filters, normalizing converters, etc., including those operating at low temperatures and exposure to radiation.

В современной микроэлектронике достаточно перспективны архитектуры операционных усилителей (ОУ), содержащие так называемый «перегнутый» каскод [1-28], который реализуется по BJT [1-18], JFET [19-24], а также по CMOS [25-28] технологиям. Это одно из перспективных направлений аналоговой схемотехники.In modern microelectronics, architectures of operational amplifiers (op-amps) containing the so-called "kinked" cascode [1-28], which is implemented using BJT [1-18], JFET [19-24], as well as CMOS [25-28] are quite promising. ] technologies. This is one of the promising areas of analog circuitry.

Ближайшим прототипом заявляемого устройства является операционный усилитель, представленный в статье [Assaad R. S., Silva-Martinez J. The recycling folded cascode: A general enhancement of the folded cascode amplifier // IEEE Journal of Solid-State Circuits. – 2009. – Т. 44. – №. 9. – С. 2535-2542, Fig. 1]. Кроме этого, данная архитектура ОУ используется в патенте US 7.510.113, 2009 г. Операционный усилитель – прототип содержит первый 1 и второй 2 входы входного дифференциального каскада 3 с первым 4 и вторым 5 токовыми выходами и токовым входом 6 общей истоковой цепи для установления статического режима, который связан с первой 7 шиной источника питания через вспомогательный источник опорного тока 8, токовый выход 9 устройства, вторую 10 шину источника питания, первый 11 вспомогательный полевой транзистор, сток которого соединен с истоком второго 12 вспомогательного полевого транзистора и подключен к первому 4 токовому выходу входного дифференциального каскада 3, третий 13 вспомогательный полевой транзистор, сток которого соединен с истоком четвертого 14 вспомогательного полевого транзистора и подключен ко второму 5 токовому выходу входного дифференциального каскада 3, цепь динамической нагрузки 15 на полевых транзисторах, включенную между стоком четвертого 14 вспомогательного полевого транзистора, связанным с токовым выходом 9 устройства и первой 7 шиной источника питания.The closest prototype of the claimed device is the operational amplifier presented in the article [Assaad R. S., Silva-Martinez J. The recycling folded cascode: A general enhancement of the folded cascode amplifier // IEEE Journal of Solid-State Circuits. - 2009. - T. 44. - No. 9. - S. 2535-2542, Fig. one]. In addition, this op-amp architecture is used in US patent 7.510.113, 2009. The prototype operational amplifier contains the first 1 and second 2 inputs of the input differential stage 3 with the first 4 and second 5 current outputs and the current input 6 of the common source circuit to establish a static mode, which is connected to the first 7 power supply bus through an auxiliary reference current source 8, the current output 9 of the device, the second 10 power supply bus, the first 11 auxiliary field-effect transistor, the drain of which is connected to the source of the second 12 auxiliary field-effect transistor and is connected to the first 4 current output of the input differential stage 3, the third 13 auxiliary field-effect transistor, the drain of which is connected to the source of the fourth 14 auxiliary field-effect transistor and connected to the second 5 current output of the input differential stage 3, the dynamic load circuit 15 on field-effect transistors, connected between the drain of the fourth 14 auxiliary field-effect transistor transistor connected to the current output 9 of the device and the first 7 power supply bus.

Существенный недостаток ОУ-прототипа состоит в том, что в нем не обеспечиваются малые значения систематической составляющей напряжения смещения нуля (Uсм) и повышенные значения коэффициента усиления по напряжению (Ку).A significant disadvantage of the op-amp prototype is that it does not provide small values of the systematic component of the zero bias voltage (U cm ) and high values of the voltage gain (K y ).

Основная задача предлагаемого изобретения состоит в создании радиационно-стойкого и низкотемпературного операционного усилителя, который за счет высокой самоустанавливающейся симметрии статического режима по токам стока и напряжениям затвор-сток применяемых полевых транзисторов обеспечивает малый уровень систематической составляющей напряжения смещения нуля и повышенные значения коэффициента усиления по напряжению.The main objective of the invention is to create a radiation-resistant and low-temperature operational amplifier, which, due to the high self-adjusting symmetry of the static mode in terms of drain currents and gate-drain voltages of the applied field-effect transistors, provides a low level of the systematic component of the zero bias voltage and increased values of the voltage gain.

Поставленная задача достигается тем, что в ОУ фиг. 1, содержащем первый 1 и второй 2 входы входного дифференциального каскада 3 с первым 4 и вторым 5 токовыми выходами и токовым входом 6 общей истоковой цепи для установления статического режима, который связан с первой 7 шиной источника питания через вспомогательный источник опорного тока 8, токовый выход 9 устройства, вторую 10 шину источника питания, первый 11 вспомогательный полевой транзистор, сток которого соединен с истоком второго 12 вспомогательного полевого транзистора и подключен к первому 4 токовому выходу входного дифференциального каскада 3, третий 13 вспомогательный полевой транзистор, сток которого соединен с истоком четвертого 14 вспомогательного полевого транзистора и подключен ко второму 5 токовому выходу входного дифференциального каскада 3, цепь динамической нагрузки 15 на полевых транзисторах, включенную между стоком четвертого 14 вспомогательного полевого транзистора, связанным с токовым выходом 9 устройства и первой 7 шиной источника питания, предусмотрены новые элементы и связи – затворы первого 11 и третьего 13 вспомогательных полевых транзисторов соединены со второй 10 шиной источника питания, исток первого 11 вспомогательного полевого транзистора связан со второй 10 шиной источника питания через первый 16 дополнительный резистор и соединен с затвором второго 12 вспомогательного полевого транзистора, исток третьего 13 вспомогательного полевого транзистора связан со второй 10 шиной источника питания через второй 17 дополнительный резистор и соединен с затвором четвертого 14 вспомогательного полевого транзистора, к первому 4 токовому выходу входного дифференциального каскада 3 подключен сток первого 18 дополнительного полевого транзистора, затвор которого соединен со второй 10 шиной источника питания, а исток связан со второй 10 шиной источника питания через третий 19 дополнительный резистор, ко второму 5 токовому выходу входного дифференциального каскада 3 подключен сток второго 20 дополнительного полевого транзистора, затвор которого соединен со второй 10 шиной источника питания, а исток связан со второй 10 шиной источника питания через четвертый 21 дополнительный резистор, источник опорного тока 8 выполнен на основе третьего 22, четвертого 23, пятого 24 и шестого 25 дополнительных полевых транзисторов, а также пятого 26 и шестого 27 дополнительных резисторов, причем стоки третьего 22 и пятого 24 дополнительных полевых транзисторов соединены с первой 7 шиной источника питания, затворы четвертого 23 и шестого 25 дополнительных полевых транзисторов связаны с токовым входом 6 общей истоковой цепи для установления статического режима входного дифференциального каскада 3, сток четвертого 23 дополнительного полевого транзистора соединен с истоком третьего 22 дополнительного полевого транзистора, затвор третьего 22 дополнительного полевого транзистора соединен с истоком четвертого 23 дополнительного полевого транзистора и через пятый 26 дополнительный резистор подключен к токовому входу 6 общей истоковой цепи для установления статического режима входного дифференциального каскада 3, затвор пятого 24 дополнительного полевого транзистора соединен с истоком шестого 25 дополнительного полевого транзистора и через шестой 27 дополнительный резистор подключен к токовому входу 6 общей истоковой цепи для установления статического режима входного дифференциального каскада 3.The task is achieved by the fact that in the OS of Fig. 1, containing the first 1 and second 2 inputs of the input differential stage 3 with the first 4 and second 5 current outputs and current input 6 of the common source circuit to establish a static mode, which is connected to the first 7 power supply bus through an auxiliary reference current source 8, current output 9 of the device, the second 10 power supply bus, the first 11 auxiliary field effect transistor, the drain of which is connected to the source of the second 12 auxiliary field effect transistor and connected to the first 4 current output of the input differential stage 3, the third 13 auxiliary field effect transistor, the drain of which is connected to the source of the fourth 14 auxiliary field-effect transistor and connected to the second 5 current output of the input differential stage 3, the dynamic load circuit 15 on field-effect transistors, connected between the drain of the fourth 14 auxiliary field-effect transistor connected to the current output 9 of the device and the first 7 power supply bus, new elements and connections - the gates of the first 11 and third 13 auxiliary field-effect transistors are connected to the second 10 bus of the power source, the source of the first 11 auxiliary field-effect transistor is connected to the second 10 bus of the power source through the first 16 additional resistor and is connected to the gate of the second 12 auxiliary field-effect transistor, the source the third 13 auxiliary field effect transistor is connected to the second 10 power supply bus through the second 17 additional resistor and is connected to the gate of the fourth 14 auxiliary field effect transistor, the drain of the first 18 additional field effect transistor is connected to the first 4 current output of the input differential stage 3, the gate of which is connected to the second 10 power supply bus, and the source is connected to the second 10 power supply bus through the third 19 additional resistor, the drain of the second 20 additional field effect transistor is connected to the second 5 current output of the input differential stage 3, the gate of which is connected connected with the second 10 power supply bus, and the source is connected to the second 10 power supply bus through the fourth 21 additional resistor, the reference current source 8 is made on the basis of the third 22, fourth 23, fifth 24 and sixth 25 additional field-effect transistors, as well as the fifth 26 and sixth 27 additional resistors, and the drains of the third 22 and fifth 24 additional field-effect transistors are connected to the first 7 power supply bus, the gates of the fourth 23 and sixth 25 additional field-effect transistors are connected to the current input 6 of the common source circuit to establish a static mode of the input differential stage 3, drain the fourth 23 additional field effect transistor is connected to the source of the third 22 additional field effect transistor, the gate of the third 22 additional field effect transistor is connected to the source of the fourth 23 additional field effect transistor and through the fifth 26 additional resistor is connected to the current input 6 of the common source circuit to establish I of the static mode of the input differential stage 3, the gate of the fifth 24 additional field effect transistor is connected to the source of the sixth 25 additional field effect transistor and through the sixth 27 additional resistor is connected to the current input 6 of the common source circuit to establish the static mode of the input differential stage 3.

На фиг. 1 представлена схема ОУ-прототипа, а на фиг. 2 – схема заявляемого ОУ в соответствии с п. 1, п. 2, п. 3 и п. 4 формулы изобретения.In FIG. 1 shows a schematic of the prototype op-amp, and Fig. 2 - scheme of the claimed OS in accordance with paragraph 1, paragraph 2, paragraph 3 and paragraph 4 of the claims.

На фиг. 3 приведена схема заявляемого ОУ в соответствии с п. 5 формулы изобретения.In FIG. 3 shows a diagram of the claimed OS in accordance with paragraph 5 of the claims.

На фиг. 4 показана схема заявляемого ОУ фиг. 2 для случая, когда в качестве второго 12 и четвертого 14 вспомогательных полевых транзисторов, а также седьмого 28 дополнительного полевого транзистора используются каскодные составные транзисторы, образованные вторым 12 и пятым 35, четвертым 14 и шестым 36 вспомогательными полевыми транзисторами, а также седьмым 28 и девятым 37 дополнительными полевыми транзисторами.In FIG. 4 shows a diagram of the proposed OS of FIG. 2 for the case when as the second 12 and 14 fourth auxiliary field-effect transistors, as well as the seventh 28 additional field-effect transistor, cascode composite transistors are used, formed by the second 12 and fifth 35, fourth 14 and sixth 36 auxiliary field-effect transistors, as well as the seventh 28 and ninth 37 additional field effect transistors.

На фиг. 5 приведена схема заявляемого ОУ фиг. 2 в программной среде LTSpice (Analog Device, США) на комплементарных полевых транзисторах с управляющим pn-переходом (CJFET, «Интеграл», г. Минск, Беларусь) при напряжениях питания ± 5 В и температуре -197ºС.In FIG. 5 shows a diagram of the proposed OS of FIG. 2 in the LTSpice software environment (Analog Device, USA) on complementary field-effect transistors with a control pn-junction (CJFET, Integral, Minsk, Belarus) at a supply voltage of ± 5 V and a temperature of -197ºС.

На фиг. 6 показаны результаты компьютерного моделирования логарифмической амплитудно-частотной характеристики (ЛАЧХ) ОУ фиг. 5, где разомкнутый коэффициент усиления (Ку) измерялся при t=0ºC; 27ºC; -197ºC.In FIG. 6 shows the results of computer simulation of the logarithmic frequency response (LAFC) of the OA of FIG. 5, where the open-loop gain (K y ) was measured at t=0ºC; 27ºC; -197ºC.

На фиг. 7 приведена зависимость систематической составляющей напряжения смещения нуля ОУ фиг. 5 от температуры в диапазоне от -197°C до 30°C.In FIG. 7 shows the dependence of the systematic component of the zero bias voltage of the OA of FIG. 5 from temperature ranging from -197°C to 30°C.

На фиг. 8 представлена схема заявляемого ОУ фиг. 3 в программной среде LTSpice (Analog Device, США) на CJFET («Интеграл», г. Минск, Беларусь) при напряжении питания ± 5 В и температуре -197ºС.In FIG. 8 shows a diagram of the proposed OS of FIG. 3 in the LTSpice software environment (Analog Device, USA) on CJFET ("Integral", Minsk, Belarus) at a supply voltage of ± 5 V and a temperature of -197ºС.

На фиг. 9 показана ЛАЧХ операционного усилителя фиг. 8, где разомкнутый Ку измерялся при t=0ºC; 27ºC; -197ºC.In FIG. 9 shows the LAFC of the operational amplifier of FIG. 8, where the open K y was measured at t=0ºC; 27ºC; -197ºC.

На фиг. 10 приведена зависимость систематической составляющей напряжения смещения нуля ОУ фиг. 8 от температуры в диапазоне от -197°C до 30°C.In FIG. 10 shows the dependence of the systematic component of the zero bias voltage of the OA of FIG. 8 from temperature ranging from -197°C to 30°C.

На фиг. 11 представлена схема ОУ фиг. 4 в программной среде LTSpice (Analog Device, США) на CJFET («Интеграл», г. Минск, Беларусь) при напряжении питания ± 5 В и температуре -197ºС.In FIG. 11 is a diagram of the op amp of FIG. 4 in the LTSpice software environment (Analog Device, USA) on CJFET ("Integral", Minsk, Belarus) at a supply voltage of ± 5 V and a temperature of -197ºС.

На фиг. 12 показаны результаты компьютерного моделирования ЛАЧХ ОУ фиг. 11, где разомкнутый Ку измерялся при t=0ºC; 27ºC; -197ºC.In FIG. 12 shows the results of computer simulation of the LAFC of the OS of FIG. 11, where the open K y was measured at t=0ºC; 27ºC; -197ºC.

На фиг. 13 приведена зависимость систематической составляющей напряжения смещения нуля ОУ фиг. 11 от температуры в диапазоне от -197°C до 30°C.In FIG. 13 shows the dependence of the systematic component of the zero bias voltage of the OA of FIG. 11 from temperature in the range from -197°C to 30°C.

Операционный усилитель на комплементарных полевых транзисторах фиг. 2 содержит первый 1 и второй 2 входы входного дифференциального каскада 3 с первым 4 и вторым 5 токовыми выходами и токовым входом 6 общей истоковой цепи для установления статического режима, который связан с первой 7 шиной источника питания через вспомогательный источник опорного тока 8, токовый выход 9 устройства, вторую 10 шину источника питания, первый 11 вспомогательный полевой транзистор, сток которого соединен с истоком второго 12 вспомогательного полевого транзистора и подключен к первому 4 токовому выходу входного дифференциального каскада 3, третий 13 вспомогательный полевой транзистор, сток которого соединен с истоком четвертого 14 вспомогательного полевого транзистора и подключен ко второму 5 токовому выходу входного дифференциального каскада 3, цепь динамической нагрузки 15 на полевых транзисторах, включенную между стоком четвертого 14 вспомогательного полевого транзистора, связанным с токовым выходом 9 устройства и первой 7 шиной источника питания. Затворы первого 11 и третьего 13 вспомогательных полевых транзисторов соединены со второй 10 шиной источника питания, исток первого 11 вспомогательного полевого транзистора связан со второй 10 шиной источника питания через первый 16 дополнительный резистор и соединен с затвором второго 12 вспомогательного полевого транзистора, исток третьего 13 вспомогательного полевого транзистора связан со второй 10 шиной источника питания через второй 17 дополнительный резистор и соединен с затвором четвертого 14 вспомогательного полевого транзистора, к первому 4 токовому выходу входного дифференциального каскада 3 подключен сток первого 18 дополнительного полевого транзистора, затвор которого соединен со второй 10 шиной источника питания, а исток связан со второй 10 шиной источника питания через третий 19 дополнительный резистор, ко второму 5 токовому выходу входного дифференциального каскада 3 подключен сток второго 20 дополнительного полевого транзистора, затвор которого соединен со второй 10 шиной источника питания, а исток связан со второй 10 шиной источника питания через четвертый 21 дополнительный резистор, источник опорного тока 8 выполнен на основе третьего 22, четвертого 23, пятого 24 и шестого 25 дополнительных полевых транзисторов, а также пятого 26 и шестого 27 дополнительных резисторов, причем стоки третьего 22 и пятого 24 дополнительных полевых транзисторов соединены с первой 7 шиной источника питания, затворы четвертого 23 и шестого 25 дополнительных полевых транзисторов связаны с токовым входом 6 общей истоковой цепи для установления статического режима входного дифференциального каскада 3, сток четвертого 23 дополнительного полевого транзистора соединен с истоком третьего 22 дополнительного полевого транзистора, затвор третьего 22 дополнительного полевого транзистора соединен с истоком четвертого 23 дополнительного полевого транзистора и через пятый 26 дополнительный резистор подключен к токовому входу 6 общей истоковой цепи для установления статического режима входного дифференциального каскада 3, затвор пятого 24 дополнительного полевого транзистора соединен с истоком шестого 25 дополнительного полевого транзистора и через шестой 27 дополнительный резистор подключен к токовому входу 6 общей истоковой цепи для установления статического режима входного дифференциального каскада 3.Operational amplifier on complementary field-effect transistors of Fig. 2 contains the first 1 and second 2 inputs of the input differential stage 3 with the first 4 and second 5 current outputs and current input 6 of the common source circuit to establish a static mode, which is connected to the first 7 power supply bus through an auxiliary reference current source 8, current output 9 device, the second 10 power supply bus, the first 11 auxiliary field-effect transistor, the drain of which is connected to the source of the second 12 auxiliary field-effect transistor and connected to the first 4 current output of the input differential stage 3, the third 13 auxiliary field-effect transistor, the drain of which is connected to the source of the fourth 14 auxiliary field-effect transistor and connected to the second 5 current output of the input differential stage 3, the dynamic load circuit 15 on field-effect transistors connected between the drain of the fourth 14 auxiliary field-effect transistor connected to the current output 9 of the device and the first 7 power supply bus. The gates of the first 11 and third 13 auxiliary field-effect transistors are connected to the second 10 power supply bus, the source of the first 11 auxiliary field-effect transistor is connected to the second 10 power supply bus through the first 16 additional resistor and is connected to the gate of the second 12 auxiliary field-effect transistor, the source of the third 13 auxiliary field-effect transistor the transistor is connected to the second 10 power supply bus through the second 17 additional resistor and is connected to the gate of the fourth 14 auxiliary field-effect transistor, the drain of the first 18 additional field-effect transistor is connected to the first 4 current output of the input differential stage 3, the gate of which is connected to the second 10 power supply bus, and the source is connected to the second 10 power supply bus through the third 19 additional resistor, the drain of the second 20 additional field effect transistor is connected to the second 5 current output of the input differential stage 3, the gate of which is connected to the second 10 sh a different power source, and the source is connected to the second 10 power supply bus through the fourth 21 additional resistor, the reference current source 8 is made on the basis of the third 22, fourth 23, fifth 24 and sixth 25 additional field-effect transistors, as well as the fifth 26 and sixth 27 additional resistors , and the drains of the third 22 and fifth 24 additional field-effect transistors are connected to the first 7 power supply bus, the gates of the fourth 23 and sixth 25 additional field-effect transistors are connected to the current input 6 of the common source circuit to establish a static mode of the input differential stage 3, the drain of the fourth 23 additional field transistor is connected to the source of the third 22 additional field effect transistor, the gate of the third 22 additional field effect transistor is connected to the source of the fourth 23 additional field effect transistor and through the fifth 26 additional resistor is connected to the current input 6 of the common source circuit to establish a static mode ma input differential stage 3, the gate of the fifth 24 additional field effect transistor is connected to the source of the sixth 25 additional field effect transistor and through the sixth 27 additional resistor is connected to the current input 6 of the common source circuit to establish the static mode of the input differential stage 3.

На фиг. 2, в соответствии с п. 2 формулы изобретения, цепь динамической нагрузки 15 на полевых транзисторах содержит седьмой 28 и восьмой 29 дополнительные полевые транзисторы, а также седьмой 30 дополнительный резистор, причем сток восьмого 29 дополнительного полевого транзистора соединен с истоком седьмого 28 дополнительного полевого транзистора, затвор восьмого 29 дополнительного полевого транзистора соединен с токовым выходом 9 устройства, исток восьмого 29 дополнительного полевого транзистора связан с затвором седьмого 28 дополнительного полевого транзистора и через седьмой 30 дополнительный резистор подключен к токовому выходу 9 устройства.In FIG. 2, in accordance with paragraph 2 of the claims, the dynamic load circuit 15 on field-effect transistors contains the seventh 28 and eighth 29 additional field-effect transistors, as well as the seventh 30 additional resistor, and the drain of the eighth 29 additional field-effect transistor is connected to the source of the seventh 28 additional field-effect transistor , the gate of the eighth 29 additional field effect transistor is connected to the current output 9 of the device, the source of the eighth 29 additional field effect transistor is connected to the gate of the seventh 28 additional field effect transistor and through the seventh 30 additional resistor is connected to the current output 9 of the device.

На фиг. 2, в соответствии с п. 3 формулы изобретения, токовый выход 9 устройства подключен ко входу дополнительного буферного усилителя 31, выход которого является потенциальным выходом 32 устройства.In FIG. 2, in accordance with paragraph 3 of the claims, the current output 9 of the device is connected to the input of an additional buffer amplifier 31, the output of which is the potential output 32 of the device.

На фиг. 2, в соответствии с п. 4 формулы изобретения, сток второго 12 вспомогательного полевого транзистора соединен с общей шиной 33 источников питания.In FIG. 2, in accordance with claim 4 of the claims, the drain of the second 12 auxiliary field effect transistor is connected to a common bus 33 of the power supplies.

Устойчивость ОУ фиг. 2 обеспечивается корректирующим конденсатором 34.The stability of the OS of Fig. 2 is provided by a correction capacitor 34.

На фиг. 3, в соответствии с п. 5 формулы изобретения, сток второго 12 вспомогательного полевого транзистора соединен с потенциальным выходом 32 устройства.In FIG. 3, in accordance with claim 5 of the claims, the drain of the second 12 auxiliary field effect transistor is connected to the potential output 32 of the device.

На фиг. 2, фиг. 3, фиг. 4, в соответствии с п. 6 формулы изобретения, в качестве упомянутых в п. в п.1, п.2, п.4, п.5 полевых транзисторов используются полевые транзисторы с управляющим p-n переходом. In FIG. 2, fig. 3, fig. 4, in accordance with paragraph 6 of the claims, as the field-effect transistors mentioned in paragraph 1, paragraph 2, paragraph 4, paragraph 5, field-effect transistors with a control p-n junction are used.

На фиг. 2, фиг. 3, фиг. 4, в соответствии с п. 7 формулы изобретения, в качестве упомянутых в п. 1, п. 2, п.4, п.5 полевых транзисторов используются CMOS полевые транзисторы со встроенным каналом.In FIG. 2, fig. 3, fig. 4, in accordance with paragraph 7 of the claims, as the field-effect transistors mentioned in paragraph 1, paragraph 2, paragraph 4, paragraph 5, CMOS field-effect transistors with a built-in channel are used.

На фиг. 2, фиг. 3, фиг. 4, в соответствии с п. 8 формулы изобретения, сопротивления первого 16, второго 17, третьего 19, четвертого 21, пятого 26, шестого 27 и седьмого 30 дополнительных резисторов одинаковы и имеют идентичные зависимости сопротивлений от внешних воздействий, причем стоко-затворные характеристики всех упомянутых в п. 1, п. 2, п.4, п.5, п.6, п. 7 и на фиг. 2, фиг. 3, фиг. 4 полевых транзисторов в диапазоне внешних воздействий идентичны.In FIG. 2, fig. 3, fig. 4, in accordance with clause 8 of the claims, the resistances of the first 16, second 17, third 19, fourth 21, fifth 26, sixth 27 and seventh 30 additional resistors are the same and have identical resistance dependences on external influences, and the drain-gate characteristics of all mentioned in paragraph 1, paragraph 2, paragraph 4, paragraph 5, paragraph 6, paragraph 7 and in Fig. 2, fig. 3, fig. 4 field effect transistors are identical in the range of external influences.

Рассмотрим работу ОУ фиг. 2.Consider the operation of the op-amp of Fig. 2.

Основная особенность схемы ОУ фиг. 2 состоит в создании условий, при которых на токовом выходе 9 устройства обеспечивается полная взаимная компенсация статического тока цепи динамической нагрузки 15 и стока четвертого 14 вспомогательного полевого транзистора. Данное условие выполняется путем специального построения вспомогательного источника опорного тока 8 на основе двух параллельно включенных элементарных источниках опорного тока на третьем 22, четвертом 23, пятом 24 и шестом 25 дополнительных полевых транзисторов, а также введения дополнительных источников опорного тока на первом 18 и втором 20 дополнительных полевых транзисторах.The main feature of the op amp circuit in Fig. 2 consists in creating conditions under which the current output 9 of the device provides full mutual compensation of the static current of the dynamic load circuit 15 and the drain of the fourth 14 auxiliary field effect transistor. This condition is met by special construction of an auxiliary reference current source 8 based on two parallel-connected elementary reference current sources on the third 22, fourth 23, fifth 24 and sixth 25 additional field-effect transistors, as well as the introduction of additional reference current sources on the first 18 and second 20 additional field effect transistors.

Систематическую составляющую напряжения нуля ОУ фиг. 2 по п. 1 формулы изобретения можно оценить по формулеThe systematic component of the OA zero voltage of FIG. 2 according to claim 1 of the claims can be evaluated by the formula

Figure 00000001
Figure 00000001

где ΔI9=I15-Ic14 – разность токов цепи динамической нагрузки 15 (двухполюсника 15) и тока стока четвертого 14 вспомогательного полевого транзистора при нулевом входном дифференциальном напряжении ud;where ΔI 9 =I 15 -I c14 - the difference between the currents of the dynamic load circuit 15 (two-pole 15) and the drain current of the fourth 14 auxiliary field-effect transistor at zero input differential voltage u d ;

SΣ – крутизна преобразования входного дифференциального напряжения ud в выходной ток токового выхода 9.S Σ is the slope of the conversion of the input differential voltage u d into the output current of the current output 9.

ПричемAnd

Figure 00000002
Figure 00000002

где Sвх=Sa=Sb – крутизна стоко-затворной характеристики входных полевых транзисторов входного дифференциального каскада 3;where S in =S a =S b is the steepness of the drain-gate characteristic of the input field-effect transistors of the input differential stage 3;

Ki14=1 – коэффициент передачи по току истока четвертого 14 вспомогательного полевого транзистора.K i14 \u003d 1 - current transfer coefficient of the source of the fourth 14 auxiliary field effect transistor.

Ток I6 общей истоковой цепи входного дифференциального каскада 3, а также токи стоков первого 11 и третьего 13 вспомогательных полевых транзисторов, первого 18 и второго 20 дополнительных полевых транзисторов, определяются формулами:The current I 6 of the common source circuit of the input differential stage 3, as well as the drain currents of the first 11 and third 13 auxiliary field-effect transistors, the first 18 and the second 20 additional field-effect transistors, are determined by the formulas:

Figure 00000003
Figure 00000003

где Uзи.ij – напряжение затвор-исток ij полевых транзисторов в рабочей точке I0.where U z.ij is the gate-source voltage ij of field-effect transistors at the operating point I 0 .

Выходной ток токового выхода 9 равен разностиThe output current of current output 9 is equal to the difference

Figure 00000004
Figure 00000004

где I15=I30 = ток в седьмом 30 дополнительном резисторе;where I 15 \u003d I 30 \u003d current in the seventh 30 additional resistor;

Ic14 – ток стока четвертого 14 вспомогательного полевого транзистораI c14 - drain current of the fourth 14 auxiliary field effect transistor

Figure 00000005
Figure 00000005

ПричемAnd

Figure 00000006
Figure 00000006

Если принять, что все полевые транзисторы работают при токе стока, равном I0, то можно найтиIf we assume that all field effect transistors operate at a drain current equal to I 0 , then we can find

Figure 00000007
Figure 00000007

Таким образом, при идентичных резисторах и одинаковых стоко-затворных характеристиках применяемых полевых транзисторов выходной ток ошибки равен нулю (ΔI9=0). Как следствие, исходя из уравнения (1) систематическая составляющая напряжения смещения нуля предлагаемого ОУ близка к нулю.Thus, with identical resistors and the same drain-gate characteristics of the applied field-effect transistors, the output error current is zero (ΔI 9 =0). As a consequence, based on equation (1), the systematic component of the zero bias voltage of the proposed OS is close to zero.

Разомкнутый коэффициент усиления по напряжению ОУ фиг. 2 определяется следующим уравнениемThe open-loop voltage gain of the op amp of FIG. 2 is determined by the following equation

Figure 00000008
Figure 00000008

где Ri9 – эквивалентное выходное сопротивление в цепи токового выхода 9.where R i9 is the equivalent output resistance in the current output circuit 9.

Численные значения Ri9 определяются параллельным включением сопротивления цепи динамической нагрузки 15 и выходного сопротивления четвертого 14 вспомогательного полевого транзистора. За счет применения каскодных составных элементов на четвертом 14 и третьем 13 вспомогательных полевых транзисторах, восьмом 29 и седьмом 28 дополнительных полевых транзисторах токовый выход 9 оказывается высокоимпедансным, что при высоком входном сопротивлении дополнительного буферного усилителя 31 позволяет получить повышенные значения Kу (82-96 дБ). Данный вывод подтверждается моделированием ЛАЧХ на чертеже фиг. 6 для схемы ОУ фиг. 5, а также моделированием ЛАЧХ фиг. 12 для схемы ОУ фиг. 11.The numerical values of R i9 are determined by the parallel connection of the resistance of the dynamic load circuit 15 and the output resistance of the fourth 14 auxiliary field-effect transistor. Due to the use of cascode components on the fourth 14 and third 13 auxiliary field-effect transistors, the eighth 29 and seventh 28 additional field-effect transistors, the current output 9 turns out to be high-impedance, which, with a high input resistance of the additional buffer amplifier 31, makes it possible to obtain increased values of K y (82-96 dB ). This conclusion is confirmed by modeling the LAFC in the drawing of FIG. 6 for the op amp circuit of FIG. 5, as well as by modeling the LAFC of FIG. 12 for the op amp circuit of FIG. eleven.

В схеме фиг. 3, в соответствии с п. 5 формулы изобретения, за счет подключения стока второго 12 вспомогательного полевого транзистора к потенциальному выходу 32 устройства, обеспечивается идентичный статический режим по напряжению затвор-сток второго 12 и четвертого 14 вспомогательных полевых транзисторов, что уменьшает влияние эффекта модуляции длины канала на систематическую составляющую напряжения смещения нуля ОУ. Схема фиг. 3, в отличие от схемы фиг. 2, не требует общей шины источников питания 7 и 10. В этом ее преимущество.In the diagram of Fig. 3, in accordance with paragraph 5 of the claims, by connecting the drain of the second 12 auxiliary field-effect transistor to the potential output 32 of the device, an identical static gate-drain voltage mode of the second 12 and fourth 14 auxiliary field-effect transistors is provided, which reduces the influence of the length modulation effect channel to the systematic component of the OA zero bias voltage. The scheme of Fig. 3, in contrast to the diagram of FIG. 2 does not require a common rail of power supplies 7 and 10. This is its advantage.

Каскодное построение второго 12, четвертого 14 вспомогательных полевых транзисторов, а также седьмого 28 дополнительного полевого транзистора положительно сказывается на величине разомкнутого коэффициента усиления по напряжению в ОУ фиг. 4, который увеличивается (в сравнении со схемой фиг. 2) на 10-12 дБ и достигает при одном высокоимпедансном узле 96 дБ.The cascode construction of the second 12, fourth 14 auxiliary field-effect transistors, as well as the seventh 28 additional field-effect transistor has a positive effect on the value of the open-loop voltage gain in the OS of FIG. 4, which increases (in comparison with the circuit of Fig. 2) by 10-12 dB and reaches 96 dB with one high-impedance node.

Таким образом, заявляемое устройство благодаря высокой симметрии статического режима по токам стока и напряжениям затвор-исток полевых транзисторов имеет (в сравнении с ОУ-прототипом) более высокие обобщенные показатели качества: улучшенные Uсм и Ку, а также малый ток потребления в статическом режиме (200мкА). При использовании СJFET транзисторов обеспечивается высокая радиационная стойкость, криогенный диапазон температур и экстремально низкий уровень шумов. Thus, the claimed device, due to the high symmetry of the static mode in terms of drain currents and gate-source voltages of field-effect transistors, has (in comparison with the op-amp prototype) higher generalized quality indicators: improved U cm and K y , as well as low current consumption in static mode (200uA). When using CJFET transistors, high radiation resistance, cryogenic temperature range and extremely low noise level are provided.

В частном случае, в соответствии с п. 7 формулы изобретения, заявляемая схема может быть выполнена на CMOS транзисторах со встроенным каналом. Для этого нужно показанные на чертежах фиг. 2, фиг. 3, фиг. 4 JFET транзисторы заменить на CMOS транзисторы со встроенным каналом. При этом все ранее описанные свойства схем JFET ОУ по Uсм, Ку сохраняются и для CMOS ОУ, при условии, что CMOS транзисторы имеют встроенный канал.In a particular case, in accordance with paragraph 7 of the claims, the claimed circuit can be made on CMOS transistors with a built-in channel. To do this, shown in the drawings of Fig. 2, fig. 3, fig. 4 JFET transistors are replaced with CMOS transistors with built-in channel. In this case, all the previously described properties of the JFET op amp circuits for U cm , K y are also preserved for the CMOS op amp, provided that the CMOS transistors have a built-in channel.

Таким образом, предлагаемый ОУ имеет существенные преимущества в сравнении с ОУ-прототипом и может быть рекомендован для практического использования в космическом приборостроении и физике высоких энергий.БИБЛИОГРАФИЧЕСКИЙ СПИСОК Thus, the proposed op amp has significant advantages over the prototype op amp and can be recommended for practical use in space instrumentation and high energy physics. REFERENCES

1. Патент США № 5.420.540, 1995 г.1. US Patent No. 5.420.540, 1995

2. Патент США № 5.323.121, 1994 г.2. US Patent No. 5.323.121, 1994

3. Патент США № 4.293.824, 1981 г.3. US Patent No. 4.293.824, 1981

4. Патент США № 4.406.990, 1983 г.4. US patent No. 4.406.990, 1983

5. Патент РФ 2592429, 2016 г.5. RF patent 2592429, 2016

6. Патент США 4.390.850, 1983 г.6. US Patent 4,390,850, 1983

7. Патент США № 5.952.882, 1999 г.7. US Patent No. 5.952.882, 1999

8. Патент США № 5.323.121, 1994 г.8. US Patent No. 5.323.121, 1994

9. Патент РФ № 2615070, 2017 г.9. RF patent No. 2615070, 2017

10. Патент США № 4.406.990, 1983 г., Fig.10. US patent No. 4.406.990, 1983, Fig.

11. Патент США № 7.215.200, 2007 г. Fig.11. US Patent No. 7.215.200, 2007

12. Патент США № 5.963.085, 1999 г.12. US Patent No. 5.963.085, 1999

13. Патент РФ № 2513482, 2014 г.13. RF patent No. 2513482, 2014

14. Патент РФ № 2595926, 2016 г.14. RF patent No. 2595926, 2016

15. Патент РФ № 2668968, 2018 г.15. RF patent No. 2668968, 2018

16. Патент РФ № 2684500, 2019 г., Fig. 1, Fig.16. RF patent No. 2684500, 2019, Fig. 1, Fig.

17. Патент РФ № 2319291, 2008 г.17. RF patent No. 2319291, 2008

18. Close J. P., Santos F. A JFET input single supply operational amplifier with rail-to-rail output //IEEE Bipolar Circuits and Technology Meeting. – 1993. – pp. 149-150.18. Close J. P., Santos F. A JFET input single operational supply amplifier with rail-to-rail output //IEEE Bipolar Circuits and Technology Meeting. - 1993. - pp. 149-150.

19. Dimitri Danyuk "Linear Integrated Systems Headphone Amplifier Evaluation Board", Linear Integrated Systems, p. 1-17. URL: http://www.linearsystems.com/lsdata/others/Headphone_Amplifier_Evaluation_Board.pdf19. Dimitri Danyuk "Linear Integrated Systems Headphone Amplifier Evaluation Board", Linear Integrated Systems, p. 1-17. URL: http://www.linearsystems.com/lsdata/others/Headphone_Amplifier_Evaluation_Board.pdf

20. Патент США № 6.750.715, 2004 г.20. US Patent No. 6.750.715, 2004

21. Патент США № 6.714.076, 2004 г.21. US Patent No. 6.714.076, 2004

22. Патент РФ № 2624565, 2017 г.22. RF patent No. 2624565, 2017

23. Патент РФ № 2621286, 2017 г.23. RF patent No. 2621286, 2017

24. Prokopenko N. N., Pakhomov I. V., Zhuk A. A. Low temperature and radiation resistant JFET differential amplifiers circuits synthesis with increased common-mode rejection ratio //IOP Conference Series: Materials Science and Engineering. – IOP Publishing, 2020. – Т. 862. – №. 3. – С. 032109.24. Prokopenko N. N., Pakhomov I. V., Zhuk A. A. Low temperature and radiation resistant JFET differential amplifiers circuits synthesis with increased common-mode rejection ratio // IOP Conference Series: Materials Science and Engineering. - IOP Publishing, 2020. - T. 862. - no. 3. - S. 032109.

25. Патент США № 6.825.721, 2004 г.25. US Patent No. 6.825.721, 2004

26. Патент США № 6.788.143, 2004 г.26. US Patent No. 6.788.143, 2004

27. Патент США № 7.570.113, 2009 г.27. US Patent No. 7.570.113, 2009

28. Shor J. S., Luria K. Miniaturized BJT-based thermal sensor for microprocessors in 32-and 22-nm technologies //IEEE journal of solid-state circuits. – 2013. – Т. 48. – №. 11. – С. 2860-2867.28. Shor J. S., Luria K. Miniaturized BJT-based thermal sensor for microprocessors in 32-and 22-nm technologies //IEEE journal of solid-state circuits. - 2013. - T. 48. - No. 11. - S. 2860-2867.

Claims (8)

1. Операционный усилитель на комплементарных полевых транзисторах, содержащий первый (1) и второй (2) входы входного дифференциального каскада (3) с первым (4) и вторым (5) токовыми выходами и токовым входом (6) общей истоковой цепи для установления статического режима, который связан с первой (7) шиной источника питания через вспомогательный источник опорного тока (8), токовый выход (9) устройства, вторую (10) шину источника питания, первый (11) вспомогательный полевой транзистор, сток которого соединен с истоком второго (12) вспомогательного полевого транзистора и подключен к первому (4) токовому выходу входного дифференциального каскада (3), третий (13) вспомогательный полевой транзистор, сток которого соединен с истоком четвертого (14) вспомогательного полевого транзистора и подключен ко второму (5) токовому выходу входного дифференциального каскада (3), цепь динамической нагрузки (15) на полевых транзисторах, включенную между стоком четвертого (14) вспомогательного полевого транзистора, связанным с токовым выходом (9) устройства и первой (7) шиной источника питания, отличающийся тем, что затворы первого (11) и третьего (13) вспомогательных полевых транзисторов соединены со второй (10) шиной источника питания, исток первого (11) вспомогательного полевого транзистора связан со второй (10) шиной источника питания через первый (16) дополнительный резистор и соединен с затвором второго (12) вспомогательного полевого транзистора, исток третьего (13) вспомогательного полевого транзистора связан со второй (10) шиной источника питания через второй (17) дополнительный резистор и соединен с затвором четвертого (14) вспомогательного полевого транзистора, к первому (4) токовому выходу входного дифференциального каскада (3) подключен сток первого (18) дополнительного полевого транзистора, затвор которого соединен со второй (10) шиной источника питания, а исток связан со второй (10) шиной источника питания через третий (19) дополнительный резистор, ко второму (5) токовому выходу входного дифференциального каскада (3) подключен сток второго (20) дополнительного полевого транзистора, затвор которого соединен со второй (10) шиной источника питания, а исток связан со второй (10) шиной источника питания через четвертый (21) дополнительный резистор, источник опорного тока (8) выполнен на основе третьего (22), четвертого (23), пятого (24) и шестого (25) дополнительных полевых транзисторов, а также пятого (26) и шестого (27) дополнительных резисторов, причем стоки третьего (22) и пятого (24) дополнительных полевых транзисторов соединены с первой (7) шиной источника питания, затворы четвертого (23) и шестого (25) дополнительных полевых транзисторов связаны с токовым входом (6) общей истоковой цепи для установления статического режима входного дифференциального каскада (3), сток четвертого (23) дополнительного полевого транзистора соединен с истоком третьего (22) дополнительного полевого транзистора, затвор третьего (22) дополнительного полевого транзистора соединен с истоком четвертого (23) дополнительного полевого транзистора и через пятый (26) дополнительный резистор подключен к токовому входу (6) общей истоковой цепи для установления статического режима входного дифференциального каскада (3), затвор пятого (24) дополнительного полевого транзистора соединен с истоком шестого (25) дополнительного полевого транзистора и через шестой (27) дополнительный резистор подключен к токовому входу (6) общей истоковой цепи для установления статического режима входного дифференциального каскада (3).1. An operational amplifier based on complementary field-effect transistors, containing the first (1) and second (2) inputs of the input differential stage (3) with the first (4) and second (5) current outputs and the current input (6) of a common source circuit to establish a static mode, which is connected to the first (7) power supply bus through an auxiliary reference current source (8), current output (9) of the device, the second (10) power supply bus, the first (11) auxiliary field-effect transistor, the drain of which is connected to the source of the second (12) auxiliary field effect transistor and connected to the first (4) current output of the input differential stage (3), the third (13) auxiliary field effect transistor, the drain of which is connected to the source of the fourth (14) auxiliary field effect transistor and connected to the second (5) current to the output of the input differential stage (3), the dynamic load circuit (15) on field-effect transistors, connected between the drain of the fourth (14) auxiliary field-effect transistor stator connected to the current output (9) of the device and the first (7) power supply bus, characterized in that the gates of the first (11) and third (13) auxiliary field-effect transistors are connected to the second (10) power supply bus, the source of the first (11 ) of the auxiliary field-effect transistor is connected to the second (10) power supply bus through the first (16) additional resistor and connected to the gate of the second (12) auxiliary field-effect transistor, the source of the third (13) auxiliary field-effect transistor is connected to the second (10) power supply bus through the second (17) additional resistor is connected to the gate of the fourth (14) auxiliary field-effect transistor, the drain of the first (18) additional field-effect transistor is connected to the first (4) current output of the input differential stage (3), the gate of which is connected to the second (10) bus power supply, and the source is connected to the second (10) power supply bus through the third (19) additional resistor, to the second (5) current output The input differential stage (3) is connected to the drain of the second (20) additional field-effect transistor, the gate of which is connected to the second (10) power supply bus, and the source is connected to the second (10) power supply bus through the fourth (21) additional resistor, the reference source current (8) is made on the basis of the third (22), fourth (23), fifth (24) and sixth (25) additional field-effect transistors, as well as the fifth (26) and sixth (27) additional resistors, and the drains of the third (22) and the fifth (24) additional field-effect transistors are connected to the first (7) power supply bus, the gates of the fourth (23) and sixth (25) additional field-effect transistors are connected to the current input (6) of the common source circuit to establish the static mode of the input differential stage (3 ), the drain of the fourth (23) additional field effect transistor is connected to the source of the third (22) additional field effect transistor, the gate of the third (22) additional field effect transistor is connected with the source of the fourth (23) additional field effect transistor and through the fifth (26) additional resistor is connected to the current input (6) of the common source circuit to establish the static mode of the input differential stage (3), the gate of the fifth (24) additional field effect transistor is connected to the source of the sixth (25) additional field effect transistor and through the sixth (27) additional resistor is connected to the current input (6) of the common source circuit to establish the static mode of the input differential stage (3). 2. Операционный усилитель на комплементарных полевых транзисторах по п. 1, отличающийся тем, что цепь динамической нагрузки (15) на полевых транзисторах содержит седьмой (28) и восьмой (29) дополнительные полевые транзисторы, а также седьмой (30) дополнительный резистор, причем сток восьмого (29) дополнительного полевого транзистора соединен с истоком седьмого (28) дополнительного полевого транзистора, затвор восьмого (29) дополнительного полевого транзистора соединен с токовым выходом (9) устройства, исток восьмого (29) дополнительного полевого транзистора связан с затвором седьмого (28) дополнительного полевого транзистора и через седьмой (30) дополнительный резистор подключен к токовому выходу (9) устройства.2. The operational amplifier on complementary field-effect transistors according to claim 1, characterized in that the dynamic load circuit (15) on field-effect transistors contains the seventh (28) and eighth (29) additional field-effect transistors, as well as the seventh (30) additional resistor, and the drain of the eighth (29) additional field effect transistor is connected to the source of the seventh (28) additional field effect transistor, the gate of the eighth (29) additional field effect transistor is connected to the current output (9) of the device, the source of the eighth (29) additional field effect transistor is connected to the gate of the seventh (28 ) of an additional field effect transistor and through the seventh (30) additional resistor is connected to the current output (9) of the device. 3. Операционный усилитель на комплементарных полевых транзисторах по п. 1, отличающийся тем, что токовый выход (9) устройства подключен ко входу дополнительного буферного усилителя (31), выход которого является потенциальным выходом (32) устройства.3. Operational amplifier on complementary field-effect transistors according to claim 1, characterized in that the current output (9) of the device is connected to the input of an additional buffer amplifier (31), the output of which is the potential output (32) of the device. 4. Операционный усилитель на комплементарных полевых транзисторах по п. 1, отличающийся тем, что сток второго (12) вспомогательного полевого транзистора соединен с общей шиной (33) источников питания.4. The operational amplifier on complementary field-effect transistors according to claim 1, characterized in that the drain of the second (12) auxiliary field-effect transistor is connected to a common bus (33) of power sources. 5. Операционный усилитель на комплементарных полевых транзисторах по п. 3, отличающийся тем, что сток второго (12) вспомогательного полевого транзистора соединен с потенциальным выходом (32) устройства.5. The operational amplifier on complementary field-effect transistors according to claim 3, characterized in that the drain of the second (12) auxiliary field-effect transistor is connected to the potential output (32) of the device. 6. Операционный усилитель на комплементарных полевых транзисторах по пп. 1, 2, 4, 5, отличающийся тем, что в качестве упомянутых в пп. 1, 2, 4, 5 полевых транзисторов используются полевые транзисторы с управляющим p-n-переходом.6. Operational amplifier on complementary field-effect transistors according to paragraphs. 1, 2, 4, 5, characterized in that as mentioned in paragraphs. 1, 2, 4, 5 field-effect transistors are used field-effect transistors with a control pn junction. 7. Операционный усилитель на комплементарных полевых транзисторах по пп. 1, 2, 4, 5, отличающийся тем, что в качестве упомянутых в пп. 1, 2, 4, 5 полевых транзисторов используются CMOS полевые транзисторы со встроенным каналом.7. Operational amplifier on complementary field-effect transistors according to paragraphs. 1, 2, 4, 5, characterized in that as mentioned in paragraphs. 1, 2, 4, 5 FETs use CMOS FETs with built-in channel. 8. Операционный усилитель на комплементарных полевых транзисторах по пп. 1-7, отличающийся тем, что сопротивления первого (16), второго (17), третьего (19), четвертого (21), пятого (26), шестого (27) и седьмого (30) дополнительных резисторов одинаковы и имеют идентичные зависимости сопротивлений от внешних воздействий температуры, причем стоко-затворные характеристики всех упомянутых в пп. 1-7 полевых транзисторов в диапазоне внешних воздействий идентичны.8. Operational amplifier on complementary field-effect transistors according to paragraphs. 1-7, characterized in that the resistances of the first (16), second (17), third (19), fourth (21), fifth (26), sixth (27) and seventh (30) additional resistors are the same and have identical dependencies resistance from external influences of temperature, and the drain-gate characteristics of all those mentioned in paragraphs. 1-7 field effect transistors are identical in the range of external influences.
RU2021126519A 2021-09-08 2021-09-08 Operational amplifier on complementary field-effect transistors RU2766864C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2021126519A RU2766864C1 (en) 2021-09-08 2021-09-08 Operational amplifier on complementary field-effect transistors

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2021126519A RU2766864C1 (en) 2021-09-08 2021-09-08 Operational amplifier on complementary field-effect transistors

Publications (1)

Publication Number Publication Date
RU2766864C1 true RU2766864C1 (en) 2022-03-16

Family

ID=80736913

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2021126519A RU2766864C1 (en) 2021-09-08 2021-09-08 Operational amplifier on complementary field-effect transistors

Country Status (1)

Country Link
RU (1) RU2766864C1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2822157C1 (en) * 2023-12-25 2024-07-02 федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) Operational amplifier based on wide-band semiconductors

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6825721B2 (en) * 2002-07-12 2004-11-30 Texas Instruments Incorporated Amplifier gain boost circuitry and method
US7570113B2 (en) * 2007-09-24 2009-08-04 Texas Instruments Incorporated Overload recovery circuit for folded cascode amplifiers
RU2615070C1 (en) * 2015-12-22 2017-04-03 федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) High-precision two-stage differential operational amplifier
RU2624565C1 (en) * 2016-02-11 2017-07-04 федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) Instrument amplifier for work at low temperatures
RU2668968C1 (en) * 2017-11-09 2018-10-05 федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) Fast-acting differential operating amplifier for operation at low temperatures
RU2721942C1 (en) * 2020-01-30 2020-05-25 федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) Low-temperature two-stage operational amplifier with paraphase output on complementary field-effect transistors with control p-n junction
RU2741055C1 (en) * 2020-09-02 2021-01-22 федеральное государственное бюджетное образовательное учреждение высшего образования «Донской государственный технический университет» (ДГТУ) Operational amplifier with "floating" input differential cascade on complementary field-effect transistors with control p-n junction

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6825721B2 (en) * 2002-07-12 2004-11-30 Texas Instruments Incorporated Amplifier gain boost circuitry and method
US7570113B2 (en) * 2007-09-24 2009-08-04 Texas Instruments Incorporated Overload recovery circuit for folded cascode amplifiers
RU2615070C1 (en) * 2015-12-22 2017-04-03 федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) High-precision two-stage differential operational amplifier
RU2624565C1 (en) * 2016-02-11 2017-07-04 федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) Instrument amplifier for work at low temperatures
RU2668968C1 (en) * 2017-11-09 2018-10-05 федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) Fast-acting differential operating amplifier for operation at low temperatures
RU2721942C1 (en) * 2020-01-30 2020-05-25 федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) Low-temperature two-stage operational amplifier with paraphase output on complementary field-effect transistors with control p-n junction
RU2741055C1 (en) * 2020-09-02 2021-01-22 федеральное государственное бюджетное образовательное учреждение высшего образования «Донской государственный технический университет» (ДГТУ) Operational amplifier with "floating" input differential cascade on complementary field-effect transistors with control p-n junction

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2822157C1 (en) * 2023-12-25 2024-07-02 федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) Operational amplifier based on wide-band semiconductors

Similar Documents

Publication Publication Date Title
RU2624565C1 (en) Instrument amplifier for work at low temperatures
US8766611B2 (en) Reference voltage generation circuit and method
Centurelli et al. A topology of fully differential class-AB symmetrical OTA with improved CMRR
Eldeeb et al. A 0.4-V miniature CMOS current mode instrumentation amplifier
Kusuda A 60 V auto-zero and chopper operational amplifier with 800 kHz interleaved clocks and input bias current trimming
RU2766864C1 (en) Operational amplifier on complementary field-effect transistors
Nagar et al. Single OTRA based two quadrant analog voltage divider
RU2346388C1 (en) Differential amplifier
RU2741055C1 (en) Operational amplifier with "floating" input differential cascade on complementary field-effect transistors with control p-n junction
Rajendran et al. A research perspective on CMOS current mirror circuits: Configurations and techniques
RU2770916C1 (en) Operational amplifier on complementary field-effect transistors
Priya et al. A low voltage very high impedance current mirror circuit and its application
RU2721943C1 (en) Low-temperature input stage of operational amplifier with high attenuation of input common-mode signal on complementary field-effect transistors with control p-n junction
RU2687161C1 (en) Buffer amplifier for operation at low temperatures
Saurabh et al. Design of CMOS Instrumentation Amplifier Using Three-Stage Operational Amplifier for Low Power Signal Processing
Wenger et al. Current-mode temperature compensation for a differential logarithmic amplifier in 180nm BiCMOS
RU2770915C1 (en) Differential amplifier with increased slope on field-effect transistors
RU2621289C1 (en) Two-stage differential operational amplifier with higher gain
RU2766861C1 (en) Differential amplifier on field-effect transistors with control p-n junction
RU2411634C1 (en) Differential amplifier with low voltage of zero shift
RU2720557C1 (en) Multifunctional current mirror on complementary field-effect transistors with control pn-junction for operation at low temperatures
RU2739577C1 (en) Differential operational amplifier on field-effect transistors with control p-n junction
Bansal et al. A novel current subtractor based on modified wilson current mirror using PMOS transistors
RU2727965C1 (en) Low-temperature current amplifier for designing active rc-filters
RU2780220C1 (en) Operational amplifier based on two-stroke "inverse" cascode and complementary fet-steristors with control pn-junction