RU2721943C1 - Low-temperature input stage of operational amplifier with high attenuation of input common-mode signal on complementary field-effect transistors with control p-n junction - Google Patents

Low-temperature input stage of operational amplifier with high attenuation of input common-mode signal on complementary field-effect transistors with control p-n junction Download PDF

Info

Publication number
RU2721943C1
RU2721943C1 RU2020104240A RU2020104240A RU2721943C1 RU 2721943 C1 RU2721943 C1 RU 2721943C1 RU 2020104240 A RU2020104240 A RU 2020104240A RU 2020104240 A RU2020104240 A RU 2020104240A RU 2721943 C1 RU2721943 C1 RU 2721943C1
Authority
RU
Russia
Prior art keywords
field
effect transistors
input
additional
sources
Prior art date
Application number
RU2020104240A
Other languages
Russian (ru)
Inventor
Николай Николаевич Прокопенко
Олег Владимирович Дворников
Алексей Андреевич Жук
Илья Викторович Пахомов
Original Assignee
федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) filed Critical федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ)
Priority to RU2020104240A priority Critical patent/RU2721943C1/en
Application granted granted Critical
Publication of RU2721943C1 publication Critical patent/RU2721943C1/en

Links

Images

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F3/00Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/04Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F3/00Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/34DC amplifiers in which all stages are DC-coupled

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)

Abstract

FIELD: radio engineering; analogue microelectronics.
SUBSTANCE: low-temperature input cascade comprises power supply busbars, input field-effect transistors with integrated sources, reference current sources, additional field-effect transistors, wherein said transistors are field-effect transistors with control p-n junction.
EFFECT: technical result consists in improvement of attenuation factor of input common-mode signals, having a significant effect on errors of various analogue interfaces with the claimed device.
3 cl, 13 dwg

Description

Изобретение относится к области радиотехники и аналоговой микроэлектроники и может быть использовано в аналоговых и аналого-цифровых интерфейсах для обработки сигналов датчиков. The invention relates to the field of radio engineering and analog microelectronics and can be used in analog and analog-to-digital interfaces for processing sensor signals.

В современной радиоэлектронной аппаратуре находят применение дифференциальные операционные усилители (ОУ) с существенными различными параметрами. Особое место занимают ОУ на основе комплементарных входных каскадов (так называемых dual-input-stage) [1-31]. Входные каскады (ВК) данного класса реализуются как на биполярных [1-16], так и на КМОП транзисторах [17-30]. Архитектура ОУ с такими ВК [1-31] является основой более чем 50 серийных микросхем, выпускаемых ведущими микроэлектронными фирмами мира. In modern electronic equipment, differential operational amplifiers (op amps) with significant different parameters are used. A special place is occupied by op amps based on complementary input stages (the so-called dual-input-stage) [1-31]. Input cascades (VK) of this class are implemented both on bipolar [1-16] and on CMOS transistors [17-30]. The architecture of the op-amp with such VK [1-31] is the basis of more than 50 serial microcircuits produced by leading microelectronic companies in the world.

Ближайшим прототипом (фиг. 1) заявляемого устройства является входной каскад в структуре операционного усилителя на основе токовых зеркал ПТ1, ПТ2 по патентной заявке US 2006/0125522, fig. 1a, fig. 3, 2006 г. Он содержит (фиг. 1) первый 1 и второй 2 входы устройства, первый 3 токовый выход устройства, согласованный с первой 4 шиной источника питания, второй 5 токовый выход устройства, согласованный со второй 6 шиной источника питания, первый 7 и второй 8 входные полевые транзисторы с объединенными истоками, третий 9 и четвертый 10 входные полевые транзисторы с объединенными истоками, первый 11 источник опорного тока, связанный с объединенными истоками первого 7 и второго 8 входных полевых транзисторов с объединенными истоками, второй 12 источник опорного тока, связанный с объединенными истоками третьего 9 и четвертого 10 входных полевых транзисторов с объединенными истоками, причем первый 1 вход устройства соединён с затворами первого 7 и третьего 9 входных полевых транзисторов, второй 2 вход устройства соединен с затворами второго 8 и четвертого 10 входных полевых транзисторов, сток второго 8 входного полевого транзистора подключен к первому 3 токовому выходу устройства, сток четвертого 10 входного полевого транзистора связан со вторым 5 токовым выходом устройства, сток первого 7 входного полевого транзистора соединен с третьим 13 токовым выходом устройства, согласованным с первой 4 шиной источника питания, а сток третьего 9 входного полевого транзистора соединен с четвертым 14 токовым выходом устройства, согласованным со второй 6 шиной источника питания.The closest prototype (Fig. 1) of the claimed device is an input stage in the structure of an operational amplifier based on current mirrors PT1, PT2 according to patent application US 2006/0125522, fig. 1a, fig. 3, 2006. It contains (Fig. 1) the first 1 and second 2 inputs of the device, the first 3 current output of the device, matched with the first 4 bus of the power source, the second 5 current output of the device, matched with the second 6 bus of the power source, first 7 and the second 8 input field-effect transistors with combined sources, the third 9 and fourth 10 input field-effect transistors with combined sources, the first 11 source of reference current associated with the combined sources of the first 7 and second 8 input field-effect transistors with combined sources, the second 12 source of reference current, connected to the combined sources of the third 9 and fourth 10 input field-effect transistors with combined sources, the first 1 input of the device connected to the gates of the first 7 and third 9 input field-effect transistors, the second 2 input of the device connected to the gates of the second 8 and fourth 10 input field-effect transistors, drain the second 8 input field-effect transistor is connected to the first 3 current output of the device, stock the fourth 10 input field-effect transistor is connected to the second 5 current output of the device, the drain of the first 7 input field-effect transistor is connected to the third 13 current output of the device, matched with the first 4 bus of the power source, and the drain of the third 9 input field-effect transistor is connected to the fourth 14 current output of the device, consistent with the second 6 bus power source.

Существенный недостаток известного входного каскада ОУ состоит в том, что при его практической реализации на основе комплементарных полевых транзисторов с управляющим p-n переходом он обеспечивает небольшие значения коэффициента ослабления входных синфазных сигналов (Кос.сф). Это связано с тем, что в схеме ВК-прототипа на его Кос.сф оказывают существенное влияние выходные сопротивления первого 11 (ri11) и второго 12 (ri12) источников опорного тока, которые создают "паразитные" каналы передачи входного синфазного сигнала uc=uc1=uc2 к первому 3 и второму 5 токовым выходам устройства.A significant drawback of the well-known op amp input stage is that, when implemented on the basis of complementary field-effect transistors with a pn junction, it provides small attenuation coefficients for input common-mode signals (Kos.sf) This is due to the fact that in the scheme of the VK prototype on its Kos.sf the output resistance of the first 11 (ri11) and the second 12 (ri12) reference current sources that create “spurious” transmission channels of the input common-mode signal uc= uc1= uc2 to the first 3 and second 5 current outputs of the device.

Основная задача предполагаемого изобретения состоит в повышении коэффициента ослабления входных синфазных сигналов при реализации ВК на комплементарных полевых транзисторах с управляющим p-n переходом, оказывающего существенное влияние на погрешности различных аналоговых интерфейсов с заявляемым устройством.The main objective of the proposed invention is to increase the attenuation coefficient of the input common-mode signals when implementing VCs on complementary field-effect transistors with a pn junction, which has a significant effect on the errors of various analog interfaces with the claimed device.

Поставленная задача решается тем, что во входном каскаде операционного усилителя фиг. 2, содержащем первый 1 и второй 2 входы устройства, первый 3 токовый выход устройства, согласованный с первой 4 шиной источника питания, второй 5 токовый выход устройства, согласованный со второй 6 шиной источника питания, первый 7 и второй 8 входные полевые транзисторы с объединенными истоками, третий 9 и четвертый 10 входные полевые транзисторы с объединенными истоками, первый 11 источник опорного тока, связанный с объединенными истоками первого 7 и второго 8 входных полевых транзисторов с объединенными истоками, второй 12 источник опорного тока, связанный с объединенными истоками третьего 9 и четвертого 10 входных полевых транзисторов с объединенными истоками, причем первый 1 вход устройства соединён с затворами первого 7 и третьего 9 входных полевых транзисторов, второй 2 вход устройства соединен с затворами второго 8 и четвертого 10 входных полевых транзисторов, сток второго 8 входного полевого транзистора подключен к первому 3 токовому выходу устройства, сток четвертого 10 входного полевого транзистора связан со вторым 5 токовым выходом устройства, сток первого 7 входного полевого транзистора соединен с третьим 13 токовым выходом устройства, согласованным с первой 4 шиной источника питания, а сток третьего 9 входного полевого транзистора соединен с четвертым 14 токовым выходом устройства, согласованным со второй 6 шиной источника питания, предусмотрены новые элементы и связи – первый 11 источник опорного тока выполнен на основе первого 15 и второго 16 дополнительных полевых транзисторах, затворы которых подключены к объединенным истокам первого 7 и второго 8 входных полевых транзисторов, а истоки связаны с объединенными истоками первого 7 и второго 8 входных полевых транзисторов, причем сток первого 15 дополнительного полевого транзистора соединен со вторым 5 токовым выходом устройства, а сток второго 16 дополнительного полевого транзистора согласован со второй 6 шиной источника питания, второй 12 источник опорного тока выполнен на основе третьего 17 и четвертого 18 дополнительных полевых транзисторов, затворы которых подключены к объединенным истокам третьего 9 и четвертого 10 входных полевых транзисторов, а истоки связаны с объединенными истоками третьего 9 и четвертого 10 входных полевых транзисторов, причем, сток третьего 17 дополнительного полевого транзистора соединен с первым 3 токовым выходом устройства, а сток четвертого 18 дополнительного полевого транзистора согласован с первой 4 шиной источника питания, причем в качестве упомянутых выше полевых транзисторов применены полевые транзисторы с управляющим p-n переходом.The problem is solved in that in the input stage of the operational amplifier of FIG. 2, containing the first 1 and second 2 inputs of the device, the first 3 current output of the device, matched with the first 4 bus power source, the second 5 current output of the device, matched with the second 6 bus power source, the first 7 and second 8 input field-effect transistors with combined sources , the third 9 and fourth 10 input field-effect transistors with combined sources, the first 11 reference current source connected to the combined sources of the first 7 and second 8 input field effect transistors with combined sources, the second 12 reference current source connected to the combined sources of the third 9 and fourth 10 input field-effect transistors with combined sources, the first 1 input of the device connected to the gates of the first 7 and third 9 input field-effect transistors, the second 2 input of the device connected to the gates of the second 8 and fourth 10 input field-effect transistors, the drain of the second 8 input field-effect transistor is connected to the first 3 the current output of the device, the fourth stock 10 input field transistor is connected to the second 5 current output of the device, the drain of the first 7 input field-effect transistor is connected to the third 13 current output of the device, matched with the first 4 bus of the power source, and the drain of the third 9 input field-effect transistor is connected to the fourth 14 current output of the device, matched with second 6 power supply bus, new elements and communications are provided - the first 11 reference current source is based on the first 15 and second 16 additional field effect transistors, the gates of which are connected to the combined sources of the first 7 and second 8 input field effect transistors, and the sources are connected to the combined sources the first 7 and second 8 input field-effect transistors, and the drain of the first 15 additional field-effect transistor is connected to the second 5 current output of the device, and the drain of the second 16 additional field-effect transistor is matched to the second 6 bus of the power source, the second 12 reference current source is based on the third 17 and a quarter 18 additional field-effect transistors, the gates of which are connected to the combined sources of the third 9 and fourth 10 input field-effect transistors, and the sources are connected to the combined sources of the third 9 and fourth 10 input field-effect transistors, and the drain of the third 17 additional field-effect transistor is connected to the first 3 current output devices, and the drain of the fourth 18 additional field-effect transistors is matched with the first 4 bus of the power supply, and field-effect transistors with a control pn junction are used as the field-effect transistors mentioned above.

На чертеже фиг. 1 представлен входной каскад-прототип в структуре типового операционного усилителя на основе токовых зеркал ПТ1, ПТ2.In the drawing of FIG. 1 shows the input cascade prototype in the structure of a typical operational amplifier based on current mirrors PT1, PT2.

На чертеже фиг. 2 приведена схема заявляемого устройства в соответствии с п.1 формулы изобретения, а на чертеже фиг. 3 - схема ВК в соответствии с п.2 формулы изобретения.In the drawing of FIG. 2 is a diagram of the inventive device in accordance with claim 1, and in the drawing of FIG. 3 - scheme VK in accordance with claim 2 of the claims.

На чертеже фиг. 4 показана схема включения заявляемого входного каскада фиг. 3 в структуре ОУ на токовых зеркалах 21 и 22.In the drawing of FIG. 4 shows a wiring diagram of the inventive input stage of FIG. 3 in the structure of the op-amp on current mirrors 21 and 22.

На чертеже фиг. 5 приведена схема включения заявляемого входного каскада фиг. 3 в структуре ОУ на «перегнутых» каскодах (элементы 25-28).In the drawing of FIG. 5 shows a diagram of the inclusion of the inventive input stage of FIG. 3 in the structure of the op-amp on “kinked” cascodes (elements 25-28).

На чертеже фиг. 6 представлена схема включения заявляемого входного каскада фиг. 3 в структуре ОУ с парафазным выходом, выходные каскады которого реализованы на «перегнутых» каскодах (элементы 25-28 и 31-34). In the drawing of FIG. 6 is a diagram of the inclusion of the inventive input stage of FIG. 3 in the structure of an op-amp with a paraphase output, the output stages of which are implemented on “kinked” cascodes (elements 25-28 and 31-34).

На чертеже фиг. 7 показана схема включения заявляемого входного каскада по п. 3 формулы изобретения в структуре ОУ на «перегнутых» каскодах (элементы 25-28).In the drawing of FIG. 7 shows a diagram of the inclusion of the inventive input cascade according to claim 3 of the claims in the structure of the op-amp on the “inverted” cascodes (elements 25-28).

На чертеже фиг. 8 приведен статический режим входного каскада - прототипа фиг. 1 в структуре ОУ на основе токовых зеркал в среде моделирования LTSpice на моделях интегральных транзисторов ОАО «Интеграл» (г.Минск) при t=27°C.In the drawing of FIG. 8 shows the static mode of the input stage - the prototype of FIG. 1 in the structure of an op-amp based on current mirrors in the LTSpice simulation environment on integrated transistor models of Integral OJSC (Minsk) at t = 27 ° C.

На чертеже фиг. 9 представлен статический режим входного каскада - прототипа фиг. 1 в структуре ОУ на основе токовых зеркал в среде моделирования LTSpice на моделях интегральных транзисторов ОАО «Интеграл» (г.Минск) при температуре t=-197°C. In the drawing of FIG. 9 shows the static mode of the input stage, the prototype of FIG. 1 in the structure of an op-amp based on current mirrors in the LTSpice simulation environment on integrated transistor models of Integral OJSC (Minsk) at a temperature t = -197 ° C.

На чертеже фиг. 10 показана частотная зависимость крутизны gcm=iн/uc передачи входного синфазного сигнала uc=uc1=uc2 в типовом ОУ с входным каскадом-прототипом фиг. 8 при температурах 27°С и -197°С.In the drawing of FIG. 10 shows the frequency dependence of the slope g cm = i n / u c transmitting the input common-mode signal u c = u c1 = u c2 in a typical op-amp with an input cascade of the prototype of FIG. 8 at temperatures of 27 ° C and -197 ° C.

На чертеже фиг. 11 приведен статический режим заявляемого входного каскада фиг. 4 в структуре ОУ на токовых зеркалах в среде моделирования LTSpice на моделях интегральных транзисторов ОАО «Интеграл» (г.Минск) при t=27°С.In the drawing of FIG. 11 shows the static mode of the inventive input stage of FIG. 4 in the structure of op-amps on current mirrors in the LTSpice simulation environment on models of integrated transistors of Integral OJSC (Minsk) at t = 27 ° С.

На чертеже фиг. 12 представлен статический режим заявляемого входного каскада фиг. 4 в структуре ОУ на токовых зеркалах в среде моделирования LTSpice на моделях интегральных транзисторов ОАО «Интеграл» (г.Минск) при t=-197°С.In the drawing of FIG. 12 shows the static mode of the inventive input stage of FIG. 4 in the structure of op-amps on current mirrors in the LTSpice simulation environment on models of integrated transistors of Integral OJSC (Minsk) at t = -197 ° С.

На чертеже фиг. 13 показана частотная зависимость крутизны gcm передачи входного синфазного сигнала uc=uc1=uc2 в типовом ОУ с заявляемым входным каскадом фиг. 11 при при температурах 27°С и -197°С.In the drawing of FIG. 13 shows the frequency dependence of the slope g cm of transmitting the input common-mode signal u c = u c1 = u c2 in a typical op-amp with the claimed input stage of FIG. 11 at temperatures of 27 ° C and -197 ° C.

Низкотемпературный входной каскад операционного усилителя с повышенным ослаблением входного синфазного сигнала на комплементарных полевых транзисторах с управляющим p-n переходом фиг. 2 содержит первый 1 и второй 2 входы устройства, первый 3 токовый выход устройства, согласованный с первой 4 шиной источника питания, второй 5 токовый выход устройства, согласованный со второй 6 шиной источника питания, первый 7 и второй 8 входные полевые транзисторы с объединенными истоками, третий 9 и четвертый 10 входные полевые транзисторы с объединенными истоками, первый 11 источник опорного тока, связанный с объединенными истоками первого 7 и второго 8 входных полевых транзисторов с объединенными истоками, второй 12 источник опорного тока, связанный с объединенными истоками третьего 9 и четвертого 10 входных полевых транзисторов с объединенными истоками, причем первый 1 вход устройства соединён с затворами первого 7 и третьего 9 входных полевых транзисторов, второй 2 вход устройства соединен с затворами второго 8 и четвертого 10 входных полевых транзисторов, сток второго 8 входного полевого транзистора подключен к первому 3 токовому выходу устройства, сток четвертого 10 входного полевого транзистора связан со вторым 5 токовым выходом устройства, сток первого 7 входного полевого транзистора соединен с третьим 13 токовым выходом устройства, согласованным с первой 4 шиной источника питания, а сток третьего 9 входного полевого транзистора соединен с четвертым 14 токовым выходом устройства, согласованным со второй 6 шиной источника питания. Первый 11 источник опорного тока выполнен на основе первого 15 и второго 16 дополнительных полевых транзисторах, затворы которых подключены к объединенным истокам первого 7 и второго 8 входных полевых транзисторов, а истоки связаны с объединенными истоками первого 7 и второго 8 входных полевых транзисторов, причем сток первого 15 дополнительного полевого транзистора соединен со вторым 5 токовым выходом устройства, а сток второго 16 дополнительного полевого транзистора согласован со второй 6 шиной источника питания, второй 12 источник опорного тока выполнен на основе третьего 17 и четвертого 18 дополнительных полевых транзисторов, затворы которых подключены к объединенным истокам третьего 9 и четвертого 10 входных полевых транзисторов, а истоки связаны с объединенными истоками третьего 9 и четвертого 10 входных полевых транзисторов, причем, сток третьего 17 дополнительного полевого транзистора соединен с первым 3 токовым выходом устройства, а сток четвертого 18 дополнительного полевого транзистора согласован с первой 4 шиной источника питания, причем в качестве упомянутых выше полевых транзисторов применены полевые транзисторы с управляющим p-n переходом.The low-temperature input stage of the operational amplifier with increased attenuation of the input common-mode signal on complementary field-effect transistors with a p-n junction control of FIG. 2 contains the first 1 and second 2 inputs of the device, the first 3 current output of the device, matched with the first 4 bus power source, the second 5 current output of the device, matched with the second 6 bus power source, the first 7 and second 8 input field-effect transistors with combined sources, the third 9 and fourth 10 input field-effect transistors with combined sources, the first 11 reference current source connected to the combined sources of the first 7 and second 8 input field effect transistors with combined sources, the second 12 reference current source connected to the combined sources of the third 9 and fourth 10 input field-effect transistors with combined sources, the first 1 input of the device connected to the gates of the first 7 and third 9 input field-effect transistors, the second 2 input of the device connected to the gates of the second 8 and fourth 10 input field-effect transistors, the drain of the second 8 input field-effect transistor is connected to the first 3 current the output of the device, the stock of the fourth 10 input the field-effect transistor is connected to the second 5 current output of the device, the drain of the first 7 input field-effect transistor is connected to the third 13 current output of the device matched with the first 4 bus of the power supply, and the drain of the third 9 input field-effect transistor is connected to the fourth 14 current output of the device matched to the second 6 bus power supply. The first 11 reference current source is based on the first 15 and second 16 additional field-effect transistors, the gates of which are connected to the combined sources of the first 7 and second 8 input field-effect transistors, and the sources are connected to the combined sources of the first 7 and second 8 input field-effect transistors, and the drain of the first 15 additional field-effect transistor is connected to the second 5 current output of the device, and the drain of the second 16 additional field-effect transistor is matched with the second 6 bus of the power source, the second 12 reference current source is based on the third 17 and fourth 18 additional field-effect transistors, the gates of which are connected to the combined sources third 9 and fourth 10 input field-effect transistors, and the sources are connected to the combined sources of the third 9 and fourth 10 input field-effect transistors, moreover, the drain of the third 17 additional field-effect transistor is connected to the first 3 current output of the device, and the drain of the fourth 18 additional field-effect the transistor is matched to the first 4 bus of the power source, and field transistors with a p-n junction control are used as the field-effect transistors mentioned above.

На чертеже фиг. 3, в соответствии с п. 2 формулы изобретения, истоки первого 15 и второго 16 дополнительных полевых транзисторов связаны с объединенными истоками первого 7 и второго 8 входных полевых транзисторов через первый 19 дополнительный резистор, а истоки третьего 17 и четвертого 18 дополнительных полевых транзисторов связаны с объединенными истоками третьего 9 и четвертого 10 входных полевых транзисторов через второй 20 дополнительный резистор.In the drawing of FIG. 3, in accordance with paragraph 2 of the claims, the sources of the first 15 and second 16 additional field effect transistors are connected to the combined sources of the first 7 and second 8 input field effect transistors through the first 19 additional resistor, and the sources of the third 17 and fourth 18 additional field effect transistors the combined sources of the third 9 and fourth 10 input field-effect transistors through the second 20 additional resistor.

На чертеже фиг. 4 заявляемый входной каскад фиг. 3 используется в структуре операционного усилителя на токовых зеркалах 21 и 22, выходы которых подключены к выходу устройства 23. Двухполюсник 24 моделирует свойства нагрузки ОУ.In the drawing of FIG. 4, the claimed input stage of FIG. 3 is used in the structure of an operational amplifier based on current mirrors 21 and 22, the outputs of which are connected to the output of device 23. The two-terminal network 24 models the op amp load properties.

На чертеже фиг. 5 заявляемый входной каскад фиг. 3 используется в структуре операционного усилителя, выходной каскад которого реализован на «перегнутых» каскодах и включает вспомогательные резисторы 25, 26 и выходные полевые транзисторы 27, 28, стоки которых соединены с выходом устройства 29. Двухполюсник 30 моделирует свойства нагрузки ОУ.In the drawing of FIG. 5, the claimed input stage of FIG. 3 is used in the structure of an operational amplifier, the output stage of which is implemented on “bent” cascodes and includes auxiliary resistors 25, 26 and output field-effect transistors 27, 28, the drains of which are connected to the output of device 29. Two-terminal 30 simulates the op amp load properties.

На чертеже фиг. 6 представлена схема включения заявляемого входного каскада фиг. 3 в структуре ОУ с парафазным выходом, первый выходной каскад которого реализован на «перегнутых» каскодах и включает вспомогательные резисторы 25, 26, выходные полевые транзисторы 27, 28, стоки которых соединены с первым 29 выходом устройства. Двухполюсник 30 здесь моделирует свойства нагрузки ОУ, подключаемой к выходу первого выходного каскада (элементы 25-28). Второй выходной каскад в схеме фиг. 6 реализован на «перегнутых» каскодах и включает вспомогательные резисторы 31, 34, выходные полевые транзисторы 32, 33, стоки которых соединены со вторым 35 выходом устройства. Двухполюсник 36 здесь моделирует свойства нагрузки ОУ, подключаемой к выходу 35 второго выходного каскада (элементы 31,32,33,34).In the drawing of FIG. 6 is a diagram of the inclusion of the inventive input stage of FIG. 3 in the structure of an op-amp with a paraphase output, the first output stage of which is implemented on “bent” cascodes and includes auxiliary resistors 25, 26, output field-effect transistors 27, 28, the drains of which are connected to the first 29 output of the device. Bipolar 30 here simulates the properties of the op amp load connected to the output of the first output stage (elements 25-28). The second output stage in the circuit of FIG. 6 is implemented on “kinked” cascodes and includes auxiliary resistors 31, 34, output field-effect transistors 32, 33, the drains of which are connected to the second 35 output of the device. Bipolar 36 here simulates the properties of the op amp load connected to the output 35 of the second output stage (elements 31,32,33,34).

На чертеже фиг. 7, в соответствии с п. 3 формулы изобретения, исток первого 15 дополнительного полевого транзистора связан с объединенными истоками первого 7 и второго 8 входных полевых транзисторов через третий 37 дополнительный резистор, исток второго 16 дополнительного полевого транзистора связан с объединенными истоками первого 7 и второго 8 входных полевых транзисторов через четвертый 38 дополнительный резистор, исток третьего 17 дополнительного полевого транзистора связан с объединенными истоками третьего 9 и четвертого 10 входных полевых транзисторов через пятый 39 дополнительный резистор, а исток четвертого 18 дополнительного полевого транзистора связан с объединенными истоками третьего 9 и четвертого 10 входных полевых транзисторов через шестой 40 дополнительный резистор. При этом на чертеже фиг. 7 заявляемый входной каскад по п. 3 подключен к выходному каскаду на «перегнутых» каскодах, который реализован на элементах 25, 26, 27, 28 и имеет первый выход устройства 29, к которому подключается двухполюсник нагрузки 30.In the drawing of FIG. 7, in accordance with paragraph 3 of the claims, the source of the first 15 additional field-effect transistor is connected to the combined sources of the first 7 and second 8 input field-effect transistors through the third 37 additional resistor, the source of the second 16 additional field-effect transistor is connected to the combined sources of the first 7 and second 8 the input field-effect transistors through the fourth 38 additional resistor, the source of the third 17 additional field-effect transistor is connected to the combined sources of the third 9 and fourth 10 input field-effect transistors through the fifth 39 additional resistor, and the source of the fourth 18 additional field-effect transistor is connected to the combined sources of the third 9 and fourth 10 input field-effect transistors through the sixth 40 additional resistor. Moreover, in the drawing of FIG. 7, the claimed input stage according to claim 3 is connected to the output stage on “bent” cascodes, which is implemented on the elements 25, 26, 27, 28 and has a first output of the device 29, to which the two-terminal load 30 is connected.

Рассмотрим работу заявляемого устройства фиг. 3.Consider the operation of the inventive device of FIG. 3.

Изменения входного синфазного сигнала uc=uc1=uc2 на первом 1 и втором 2 входах устройства приводят к появлению приращений токов через первый 19 и второй 20 дополнительные резисторы Changes in the input common-mode signal u c = u c1 = u c2 at the first 1 and second 2 inputs of the device lead to the appearance of increments of currents through the first 19 and second 20 additional resistors

Figure 00000001
(1)
Figure 00000001
(1)

Figure 00000002
(2)
Figure 00000002
(2)

где R19, R20 – сопротивления первого 19 и второго 20 дополнительных резисторов,where R 19 , R 20 - resistance of the first 19 and second 20 additional resistors,

μ - коэффициент внутренней обратной связи полевых транзисторов 15 (16) и 17 (18), учитывающий влияние изменений напряжений на стоках этих транзисторов на смещение их стоко-затворных характеристик при постоянном токе стока:μ is the internal feedback coefficient of field-effect transistors 15 (16) and 17 (18), taking into account the effect of voltage changes at the drains of these transistors on the displacement of their gate-gate characteristics at a constant drain current:

Figure 00000003
. (3)
Figure 00000003
. (3)

Приращение токов 2i01, 2i02 через первый 19 и второй 20 дополнительные резисторы передаются соответственно на первый 3 и второй 5 токовые выходы. В результате в эквивалентных сопротивлениях нагрузки (Rн1, Rн2) токи i01 и i02 вычитаются, что уменьшает проводимость передачи входного синфазного сигнала gcm = iвых/uc на эти выходы.The increment of the currents 2i 01 , 2i 02 through the first 19 and second 20 additional resistors are transmitted respectively to the first 3 and second 5 current outputs. As a result, in equivalent load resistances (R n1 , R n2 ), the currents i 01 and i 02 are subtracted, which reduces the conductivity of the input common-mode signal g cm = i out / u c to these outputs.

Если в качестве нагрузки, подключаемой к первому 3 и второму 5 токовым выходам, используются токовые зеркала 21 и 22, как это сделано в схеме фиг. 4, то в двухполюснике нагрузки 24 обеспечивается взаимная компенсация ошибок, обусловленных «пролезанием» входного синфазного сигнала на выход устройства 23. В конечном итоге, это улучшает Кос.сф. Действительно, Кос.сф в схеме ОУ фиг. 4 определяется формуламиIf the current mirrors 21 and 22 are used as the load connected to the first 3 and second 5 current outputs, as is done in the circuit of FIG. 4, then in the bipolar load 24 provides mutual compensation for errors due to "creep" of the input common-mode signal to the output of the device 23. Ultimately, this improves K OS . Indeed, K os.sf in the op amp circuit of FIG. 4 is determined by the formulas

Figure 00000004
(4)
Figure 00000004
(4)

Figure 00000005
(5)
Figure 00000005
(5)

Figure 00000006
(6)
Figure 00000006
(6)

Figure 00000007
(7)
Figure 00000007
(7)

где Kd – коэффициент усиления входного дифференциального сигнала ОУ (uвх=uc1-uc2);where K d is the gain of the input differential signal of the OS (u I = u c1 -u c2 );

Кс.сф – коэффициент преобразования входного синфазного сигнала uс=uc1=uc2 в выходное напряжение ОУ;To s.sf - the conversion coefficient of the input common-mode signal u c = u c1 = u c2 to the output voltage of the OS;

Sd – крутизна передачи входного дифференциального напряжения с первого 1 и второго 2 входов устройства на выход ОУ 23;S d - the steepness of the transmission of the input differential voltage from the first 1 and second 2 inputs of the device to the output of the OS 23;

gcm<<Sd – крутизна передачи входного синфазного сигнала uc=uc1=uc2 на выход 23.g cm << S d - the steepness of the input common-mode signal u c = u c1 = u c2 to the output 23.

Как следует из графиков фиг. 10 и фиг. 13, заявляемый ВК, в отличие от ВК-прототипа фиг. 1, обеспечивает пренебрежимо малые значения gcm, что способствует повышению Кос.сф (формулы 4-7).As follows from the graphs of FIG. 10 and FIG. 13, the claimed VK, in contrast to the VK prototype of FIG. 1, provides negligibly small values of g cm , which contributes to an increase in K OS.sf (formulas 4-7).

Указанные выше эффекты компенсации ошибок от синфазного сигнала работают также в схемах фиг. 5, фиг. 6 и фиг. 7, в которых используется заявляемый входной каскад (фиг. 3), а также выходные каскады на «перегнутых» каскодах. The above common-mode error compensation effects also work in the circuits of FIG. 5, FIG. 6 and FIG. 7, in which the inventive input stage is used (Fig. 3), as well as output stages on “kinked” cascodes.

Таким образом, предлагаемый входной каскад ОУ обеспечивает повышение Кос.сф в ОУ с разными вариантами построения выходных каскадов (фиг.4, фиг. 5, фиг. 6, фиг. 7). Thus, the proposed input stage of the op-amp provides an increase in O.s. in the op-amp with different options for constructing the output stages (Fig. 4, Fig. 5, Fig. 6, Fig. 7).

Результаты компьютерного моделирования ОУ с предлагаемым входным каскадом фиг. 3, представленные на чертеже фиг. 10 и фиг. 13, показывают, что проводимости передачи синфазного сигнала на выход такого ОУ уменьшаются на низких частотах в широком диапазоне температур на несколько порядков. Причем этот выигрыш (N-раз) определяется отношением проводимостей передачи синфазного сигнала ОУ с входным каскадом без компенсации (прототип фиг. 1) к проводимости передачи синфазного сигнала ОУ с заявляемым ВК фиг. 3. The results of computer simulation of an op-amp with the proposed input stage of FIG. 3 shown in FIG. 10 and FIG. 13 show that the conductivity of transferring a common-mode signal to the output of such an op-amp is reduced at low frequencies in a wide temperature range by several orders of magnitude. Moreover, this gain (N-time) is determined by the ratio of the OA common mode signal transmission conductivities with the input stage without compensation (prototype of FIG. 1) to the OA common mode signal transmission conductivity with the claimed VC of FIG. 3.

Таким образом, предлагаемый входной каскад обладает существенными преимуществами в сравнении с ВК-прототипом. Благодаря применению полевых транзисторов с управляющим p-n переходом схема заявляемого ВК и ОУ на его основе устойчиво работают в диапазоне криогенных температур и в условиях проникающей радиации [32], а также обеспечивает экстремально малый уровень низкочастотных шумов.Thus, the proposed input stage has significant advantages in comparison with the VK-prototype. Due to the use of field-effect transistors with a p-n junction control, the circuit of the claimed VC and OA based on it stably operate in the range of cryogenic temperatures and in the conditions of penetrating radiation [32], and also provides an extremely low level of low-frequency noise.

БИБЛИОГРАФИЧЕСКИЙ СПИСОКBIBLIOGRAPHIC LIST

1. Заявка на патент US 2006/0125522, fig.1a, fig.3, 2006 г.1. Patent application US 2006/0125522, fig.1a, fig.3, 2006

2. Заявка на патент US 2005/0024140, fig.12, 2005 г.2. Patent application US 2005/0024140, fig.12, 2005

3. Патент US 5.714.906, fig. 1a, 1998 г.3. US Pat. No. 5,714,906, fig. 1a, 1998

4. Патент US 7.915.948, fig. 6, fig. 10, 2011 г.4. Patent US 7.915.948, fig. 6, fig. 10, 2011

5. Патент US 4.783.637, fig. 1, 1988 г.5. Patent US 4.783.637, fig. 1, 1988

6. Патент US 5.515.005, fig.1, fig. 2, 1996 г.6. Patent US 5.515.005, fig. 1, fig. 2, 1996

7. Патент SU № 1220105, 1984 г.7. Patent SU No. 1220105, 1984

8. Патент US 3.968.451, fig.7, 1976 г.8. Patent US 3.968.451, fig. 7, 1976.

9. Патент US 5.374.897, fig. 3, 1994 г.9. US Pat. No. 5,374,897, fig. 3, 1994

10. Патент US 6.504.419, fig. 2, 2003 г.10. Patent US 6.504.419, fig. 2, 2003

11. Патент US 5.512.859, fig. 1, 1996 г.11. Patent US 5.512.859, fig. 1, 1996

12. Патент US 4.636.743, fig. 1,1987 г.12. US Pat. No. 4,636,743, fig. 1.1987 g.

13. Патент US 6.268.769, fig. 3, 2001 г.13. US patent 6,268,769, fig. 3, 2001

14. Патент US 3.974.455, fig. 7, 1976 г.14. Patent US 3.974.455, fig. 7, 1976

15. Патент US 5.291.149, 1994 г.15. Patent US 5.291.149, 1994

16. Авт. свид. СССР № 53042516. Auth. testimonial. USSR No. 530425

17. Патент US 5.814.953, 1998 г.17. Patent US 5.814.953, 1998.

18. Патент US 5.225.791, 1993 г.18. Patent US 5.225.791, 1993

19. Авт. свид. СССР № 61128819. Auth. testimonial. USSR No. 611288

20. Патент US 6.794.940, fig. 1, 2004 г.20. Patent US 6.794.940, fig. 1, 2004

21. Патентная заявка US 2006/0226908, fig. 4, 2006 г.21. Patent application US 2006/0226908, fig. 4, 2006

22. Патентная заявка US 2001/0052818, fig. 1, 2001 г.22. Patent application US 2001/0052818, fig. 1, 2001

23. Заявка на патент US 2004/0174216, fig. 1, fig. 2, 2004 г.23. Patent application US 2004/0174216, fig. 1, fig. 2, 2004

24. Патент EP 1150423, fig.2, 2001 г.24. Patent EP 1150423, fig. 2, 2001.

25. Патентная заявка US 2003/0206060, fig. 1, 2003 г.25. Patent application US 2003/0206060, fig. 1, 2003

26. Патент US 6.642.789, fig. 1, 2003 г.26. US patent 6.642.789, fig. 1, 2003

27. Патент US 4.377.789, fig. 1, 1983 г.27. US patent 4.377.789, fig. 1, 1983

28. Патент US 6.100.762, fig. 1, 2000 г.28. US Pat. No. 6,100,762, fig. 1, 2000

29. Патент US 5.909.146, fig. 5, 1999 г.29. US patent 5.909.146, fig. 5, 1999

30. Патент US 5.621.357, fig. 4, 1997 г.30. Patent US 5.621.357, fig. 4, 1997

31. Патент US 6.844.781, fig.2, 2005 г.31. US patent 6.844.781, fig.2, 2005.

32. O. V. Dvornikov, V. L. Dziatlau, N. N. Prokopenko, K. O. Petrosiants, N. V. Kozhukhov and V. A. Tchekhovski, "The accounting of the simultaneous exposure of the low temperatures and the penetrating radiation at the circuit simulation of the BiJFET analog interfaces of the sensors," 2017 International Siberian Conference on Control and Communications (SIBCON), Astana, 2017, pp. 1-6. DOI: 10.1109/SIBCON.2017.799850732. OV Dvornikov, VL Dziatlau, NN Prokopenko, KO Petrosiants, NV Kozhukhov and VA Tchekhovski, "The accounting of the simultaneous exposure of the low temperatures and the penetrating radiation at the circuit simulation of the BiJFET analog interfaces of the sensors," 2017 International Siberian Conference on Control and Communications (SIBCON), Astana, 2017, pp. 1-6. DOI: 10.1109 / SIBCON.2017.7998507

Claims (3)

1. Низкотемпературный входной каскад операционного усилителя с повышенным ослаблением входного синфазного сигнала на комплементарных полевых транзисторах с управляющим p-n переходом, содержащий первый (1) и второй (2) входы устройства, первый (3) токовый выход устройства, согласованный с первой (4) шиной источника питания, второй (5) токовый выход устройства, согласованный со второй (6) шиной источника питания, первый (7) и второй (8) входные полевые транзисторы с объединенными истоками, третий (9) и четвертый (10) входные полевые транзисторы с объединенными истоками, первый (11) источник опорного тока, связанный с объединенными истоками первого (7) и второго (8) входных полевых транзисторов с объединенными истоками, второй (12) источник опорного тока, связанный с объединенными истоками третьего (9) и четвертого (10) входных полевых транзисторов с объединенными истоками, причем первый (1) вход устройства соединён с затворами первого (7) и третьего (9) входных полевых транзисторов, второй (2) вход устройства соединен с затворами второго (8) и четвертого (10) входных полевых транзисторов, сток второго (8) входного полевого транзистора подключен к первому (3) токовому выходу устройства, сток четвертого (10) входного полевого транзистора связан со вторым (5) токовым выходом устройства, сток первого (7) входного полевого транзистора соединен с третьим (13) токовым выходом устройства, согласованным с первой (4) шиной источника питания, а сток третьего (9) входного полевого транзистора соединен с четвертым (14) токовым выходом устройства, согласованным со второй (6) шиной источника питания, отличающийся тем, что первый (11) источник опорного тока выполнен на основе первого (15) и второго (16) дополнительных полевых транзисторах, затворы которых подключены к объединенным истокам первого (7) и второго (8) входных полевых транзисторов, а истоки связаны с объединенными истоками первого (7) и второго (8) входных полевых транзисторов, причем сток первого (15) дополнительного полевого транзистора соединен со вторым (5) токовым выходом устройства, а сток второго (16) дополнительного полевого транзистора согласован со второй (6) шиной источника питания, второй (12) источник опорного тока выполнен на основе третьего (17) и четвертого (18) дополнительных полевых транзисторов, затворы которых подключены к объединенным истокам третьего (9) и четвертого (10) входных полевых транзисторов, а истоки связаны с объединенными истоками третьего (9) и четвертого (10) входных полевых транзисторов, причем сток третьего (17) дополнительного полевого транзистора соединен с первым (3) токовым выходом устройства, а сток четвертого (18) дополнительного полевого транзистора согласован с первой (4) шиной источника питания, причем в качестве упомянутых выше полевых транзисторов применены полевые транзисторы с управляющим p-n переходом.1. Low-temperature input stage of the operational amplifier with increased attenuation of the input common-mode signal at complementary field effect transistors with a pn junction control, containing the first (1) and second (2) device inputs, the first (3) current output of the device, matched with the first (4) bus power supply, the second (5) current output of the device, consistent with the second (6) bus power supply, the first (7) and second (8) input field effect transistors with combined sources, the third (9) and fourth (10) input field effect transistors with combined sources, the first (11) reference current source associated with the combined sources of the first (7) and second (8) input field effect transistors with combined sources, the second (12) reference current source associated with the combined sources of the third (9) and fourth ( 10) input field-effect transistors with combined sources, and the first (1) input of the device is connected to the gates of the first (7) and third (9) input field-effect transistors, sec the second (2) input of the device is connected to the gates of the second (8) and fourth (10) input field-effect transistors, the drain of the second (8) input field-effect transistor is connected to the first (3) current output of the device, the drain of the fourth (10) input field-effect transistor the second (5) current output of the device, the drain of the first (7) input field-effect transistor is connected to the third (13) current output of the device, matched with the first (4) bus of the power supply, and the drain of the third (9) input field-effect transistor is connected to the fourth (14) ) the current output of the device, consistent with the second (6) bus of the power source, characterized in that the first (11) reference current source is based on the first (15) and second (16) additional field effect transistors, the gates of which are connected to the combined sources of the first ( 7) and the second (8) input field-effect transistors, and the sources are connected to the combined sources of the first (7) and second (8) input field-effect transistors, and the drain of the first (15) additional field the transistor is connected to the second (5) current output of the device, and the drain of the second (16) additional field-effect transistor is matched to the second (6) bus of the power source, the second (12) reference current source is based on the third (17) and fourth (18) additional field effect transistors, the gates of which are connected to the combined sources of the third (9) and fourth (10) input field effect transistors, and the sources are connected to the combined sources of the third (9) and fourth (10) input field effect transistors, and the drain of the third (17) additional field the transistor is connected to the first (3) current output of the device, and the drain of the fourth (18) additional field-effect transistor is matched to the first (4) bus of the power source, and field transistors with a control pn junction are used as the above-mentioned field transistors. 2. Низкотемпературный входной каскад операционного усилителя с повышенным ослаблением входного синфазного сигнала на комплементарных полевых транзисторах с управляющим p-n переходом по п. 1, отличающийся тем, что истоки первого (15) и второго (16) дополнительных полевых транзисторов связаны с объединенными истоками первого (7) и второго (8) входных полевых транзисторов через первый (19) дополнительный резистор, а истоки третьего (17) и четвертого (18) дополнительных полевых транзисторов связаны с объединенными истоками третьего (9) и четвертого (10) входных полевых транзисторов через второй (20) дополнительный резистор.2. The low-temperature input stage of the operational amplifier with an increased attenuation of the input common-mode signal on complementary field-effect transistors with a control pn junction according to claim 1, characterized in that the sources of the first (15) and second (16) additional field-effect transistors are connected with the combined sources of the first (7 ) and the second (8) input field effect transistors through the first (19) additional resistor, and the sources of the third (17) and fourth (18) additional field effect transistors are connected to the combined sources of the third (9) and fourth (10) input field effect transistors through the second ( 20) additional resistor. 3. Низкотемпературный входной каскад операционного усилителя с повышенным ослаблением входного синфазного сигнала на комплементарных полевых транзисторах с управляющим p-n переходом по п. 1, отличающийся тем, что исток первого (15) дополнительного полевого транзистора связан с объединенными истоками первого (7) и второго (8) входных полевых транзисторов через третий (37) дополнительный резистор, исток второго (16) дополнительного полевого транзистора связан с объединенными истоками первого (7) и второго (8) входных полевых транзисторов через четвертый (38) дополнительный резистор, исток третьего (17) дополнительного полевого транзистора связан с объединенными истоками третьего (9) и четвертого (10) входных полевых транзисторов через пятый (39) дополнительный резистор, а исток четвертого (18) дополнительного полевого транзистора связан с объединенными истоками третьего (9) и четвертого (10) входных полевых транзисторов через шестой (40) дополнительный резистор. 3. The low-temperature input stage of the operational amplifier with increased attenuation of the input common-mode signal on complementary field-effect transistors with a control pn junction according to claim 1, characterized in that the source of the first (15) additional field-effect transistor is connected to the combined sources of the first (7) and second (8 ) input field-effect transistors through a third (37) additional resistor, the source of the second (16) additional field-effect transistor is connected to the combined sources of the first (7) and second (8) input field-effect transistors through a fourth (38) additional resistor, the source of the third (17) additional the field-effect transistor is connected to the combined sources of the third (9) and fourth (10) input field-effect transistors through a fifth (39) additional resistor, and the source of the fourth (18) additional field-effect transistor is connected to the combined sources of the third (9) and fourth (10) input field transistors through the sixth (40) additional resistor.
RU2020104240A 2020-01-31 2020-01-31 Low-temperature input stage of operational amplifier with high attenuation of input common-mode signal on complementary field-effect transistors with control p-n junction RU2721943C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2020104240A RU2721943C1 (en) 2020-01-31 2020-01-31 Low-temperature input stage of operational amplifier with high attenuation of input common-mode signal on complementary field-effect transistors with control p-n junction

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2020104240A RU2721943C1 (en) 2020-01-31 2020-01-31 Low-temperature input stage of operational amplifier with high attenuation of input common-mode signal on complementary field-effect transistors with control p-n junction

Publications (1)

Publication Number Publication Date
RU2721943C1 true RU2721943C1 (en) 2020-05-25

Family

ID=70803358

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2020104240A RU2721943C1 (en) 2020-01-31 2020-01-31 Low-temperature input stage of operational amplifier with high attenuation of input common-mode signal on complementary field-effect transistors with control p-n junction

Country Status (1)

Country Link
RU (1) RU2721943C1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2741056C1 (en) * 2020-09-01 2021-01-22 федеральное государственное бюджетное образовательное учреждение высшего образования «Донской государственный технический университет» (ДГТУ) Radiation-resistant and low-temperature operational amplifier on complementary field-effect transistors

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1529410A1 (en) * 1987-10-26 1989-12-15 Предприятие П/Я В-8624 Current follower
US20060125522A1 (en) * 2004-11-25 2006-06-15 Erwin Krug Output stage, amplifier control loop and use of the output stage
US7463013B2 (en) * 2004-11-22 2008-12-09 Ami Semiconductor Belgium Bvba Regulated current mirror
RU2365969C1 (en) * 2008-01-09 2009-08-27 Государственное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ГОУ ВПО "ЮРГУЭС") Current mirror

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1529410A1 (en) * 1987-10-26 1989-12-15 Предприятие П/Я В-8624 Current follower
US7463013B2 (en) * 2004-11-22 2008-12-09 Ami Semiconductor Belgium Bvba Regulated current mirror
US20060125522A1 (en) * 2004-11-25 2006-06-15 Erwin Krug Output stage, amplifier control loop and use of the output stage
RU2365969C1 (en) * 2008-01-09 2009-08-27 Государственное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ГОУ ВПО "ЮРГУЭС") Current mirror

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2741056C1 (en) * 2020-09-01 2021-01-22 федеральное государственное бюджетное образовательное учреждение высшего образования «Донской государственный технический университет» (ДГТУ) Radiation-resistant and low-temperature operational amplifier on complementary field-effect transistors

Similar Documents

Publication Publication Date Title
RU2624565C1 (en) Instrument amplifier for work at low temperatures
Ming et al. A high-precision compensated CMOS bandgap voltage reference without resistors
RU2710296C1 (en) Differential cascade on complementary jfet field-effect transistors with high attenuation of input in-phase signal
RU2365969C1 (en) Current mirror
RU2721943C1 (en) Low-temperature input stage of operational amplifier with high attenuation of input common-mode signal on complementary field-effect transistors with control p-n junction
RU2684489C1 (en) Buffer amplifier on complementary field-effect transistors with control p-n junction for operation at low temperatures
Nagar et al. Single OTRA based two quadrant analog voltage divider
RU2732583C1 (en) Low-temperature operational amplifier with high attenuation of input in-phase signal on complementary field-effect transistors with control p-n junction
Wilson A low-distortion bipolar feedback current amplifier technique
RU2346388C1 (en) Differential amplifier
JP2011254408A (en) Power amplifier module and portable information terminal
RU2416146C1 (en) Differential amplifier with increased amplification factor
JPH06232655A (en) Single end differential converter
RU2712416C1 (en) Input differential cascade on complementary field-effect transistors for operation at low temperatures
RU2687161C1 (en) Buffer amplifier for operation at low temperatures
RU2658818C1 (en) Differential voltage-current converter with wide range of linear operation
RU2621286C1 (en) Differential operational amplifier for operating at low temperatures
RU2740306C1 (en) Differential cascade of ab class with nonlinear parallel channel
RU2727965C1 (en) Low-temperature current amplifier for designing active rc-filters
RU2284647C1 (en) Differential amplifier
RU2621289C1 (en) Two-stage differential operational amplifier with higher gain
RU2721945C1 (en) Input stage of differential operational amplifier with paraphase output on complementary field-effect transistors
RU2720557C1 (en) Multifunctional current mirror on complementary field-effect transistors with control pn-junction for operation at low temperatures
RU2736549C1 (en) Differential amplifier of class ab on complementary field-effect transistors with control p-n junction
RU2770915C1 (en) Differential amplifier with increased slope on field-effect transistors