RU2652504C1 - High-speed differential operational amplifier - Google Patents

High-speed differential operational amplifier Download PDF

Info

Publication number
RU2652504C1
RU2652504C1 RU2017132916A RU2017132916A RU2652504C1 RU 2652504 C1 RU2652504 C1 RU 2652504C1 RU 2017132916 A RU2017132916 A RU 2017132916A RU 2017132916 A RU2017132916 A RU 2017132916A RU 2652504 C1 RU2652504 C1 RU 2652504C1
Authority
RU
Russia
Prior art keywords
input
current
differential stage
output
differential
Prior art date
Application number
RU2017132916A
Other languages
Russian (ru)
Inventor
Николай Николаевич Прокопенко
Анна Витальевна Бугакова
Петр Сергеевич Будяков
Original Assignee
федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) filed Critical федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ)
Priority to RU2017132916A priority Critical patent/RU2652504C1/en
Application granted granted Critical
Publication of RU2652504C1 publication Critical patent/RU2652504C1/en

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers

Abstract

FIELD: radio engineering and communications.
SUBSTANCE: invention relates to radio engineering and communication. Technical result is achieved due to a high-speed differential operational amplifier, which comprises an input differential stage with the first and the second inputs, the first and the second phase-to-phase current outputs, the first reference current source, the first current mirror, the third current mirror matched to the second power supply bus, a correcting capacitor, a differential stage comprising the first and the second inputs, the first and the second phase-to-phase current outputs, an auxiliary input of an additional differential stage.
EFFECT: technical result is to increase the maximum rate of increasing the output voltage when operating the op-amp input transistors based on three current mirrors with microampere static currents.
4 cl, 11 dwg, 4 tbl

Description

Изобретение относится к области радиотехники и связи и может быть использовано в различных функциональных узлах приемо-передающей аппаратуры.The invention relates to the field of radio engineering and communications and can be used in various functional units of the transceiver equipment.

Быстродействие операционных усилителей (ОУ), которое характеризуется максимальной скоростью нарастания выходного напряжения (ϑвых.) и временем установления переходного процесса определяет динамические параметры многих аналоговых интерфейсов датчиков, буферных каскадов, АЦП, драйверов линий связи и т.п.The speed of operational amplifiers (op amps), which is characterized by the maximum slew rate of the output voltage (ϑ output ) and the transient setup time, determines the dynamic parameters of many analog sensor interfaces, buffer stages, ADCs, communication line drivers, etc.

В современной радиоэлектронной аппаратуре находят применение ОУ, реализованные по классической архитектуре на биполярных или полевых транзисторах с тремя токовыми зеркалами и буферным усилителем [1-11]. Такое схемотехническое решение наиболее популярно как в зарубежных [11], так и в российских [10] аналоговых микросхемах. Оно обеспечивает широкий диапазон изменения выходного напряжения (практически - от отрицательной шины питания до положительной шины питания).In modern electronic equipment, op amps are implemented using classical architecture using bipolar or field effect transistors with three current mirrors and a buffer amplifier [1-11]. Such a circuitry solution is most popular both in foreign [11] and in Russian [10] analog microcircuits. It provides a wide range of output voltage changes (practically - from a negative power bus to a positive power bus).

Ближайшим прототипом (фиг. 1) заявляемого устройства является дифференциальный операционный усилитель по заявке на патент US 2010/0253433 (fig. 1). Он содержит (фиг. 1) входной дифференциальный каскад 1 с первым 2 и вторым 3 входами, первым 4 и вторым 5 противофазными токовыми выходами, первый источник опорного тока 6, включенный между входом 7 входного дифференциального каскада 1 для установления его статического режима по току и первой 8 шиной источника питания, первое токовое зеркало 9, согласованное со второй 10 шиной источника питания, вход которого соединен с первым 4 токовом выходом входного дифференциального каскада 1, а выход подключен ко входу второго 11 токового зеркала, согласованного с первой 8 шиной источника питания, третье 12 токовое зеркало, согласованное со второй 10 шиной источника питания, вход которого соединен со вторым 5 токовым выходом входного дифференциального каскада 1, а выход связан с выходом второго 11 токового зеркала и входом буферного усилителя 13, корректирующий конденсатор 14, связанный со входом буферного усилителя 13.The closest prototype (Fig. 1) of the claimed device is a differential operational amplifier according to patent application US 2010/0253433 (fig. 1). It contains (Fig. 1) the input differential stage 1 with the first 2 and second 3 inputs, the first 4 and second 5 antiphase current outputs, the first reference current source 6 connected between the input 7 of the input differential stage 1 to establish its static current mode and the first 8 bus power supply, the first current mirror 9, consistent with the second 10 bus power supply, the input of which is connected to the first 4 current output of the input differential stage 1, and the output is connected to the input of the second 11 current mirror, matched go with the first 8 bus power supply, the third 12 current mirror, consistent with the second 10 bus power supply, the input of which is connected to the second 5 current output of the input differential stage 1, and the output is connected to the output of the second 11 current mirror and the input of the buffer amplifier 13, corrective a capacitor 14 connected to the input of the buffer amplifier 13.

Существенный недостаток известного ОУ состоит в том, что при работе его входного каскада в режиме микротоков (1-10 мкА) его максимальная скорость нарастания выходного напряжения получается небольшой (1÷2 В/мкс).A significant drawback of the known op-amp is that when its input stage is in microcurrent mode (1-10 μA), its maximum slew rate of the output voltage is small (1 ÷ 2 V / μs).

Основная задача предполагаемого изобретения состоит в повышении (на 1-3 порядка) максимальной скорости нарастания выходного напряжения в ОУ на основе трех токовых зеркал при работе входных транзисторов ОУ с микроамперными статическими токами (1÷10 мкА).The main objective of the proposed invention is to increase (by 1-3 orders of magnitude) the maximum slew rate of the output voltage in the op-amp based on three current mirrors when operating the input op-amp transistors with microampere static currents (1 ÷ 10 μA).

Поставленная задача достигается тем, что в операционном усилителе фиг. 1, содержащем входной дифференциальный каскад 1 с первым 2 и вторым 3 входами, первым 4 и вторым 5 противофазными токовыми выходами, первый источник опорного тока 6, включенный между входом 7 входного дифференциального каскада 1 для установления его статического режима по току и первой 8 шиной источника питания, первое токовое зеркало 9, согласованное со второй 10 шиной источника питания, вход которого соединен с первым 4 токовом выходом входного дифференциального каскада 1, а выход подключен ко входу второго 11 токового зеркала, согласованного с первой 8 шиной источника питания, третье 12 токовое зеркало, согласованное со второй 10 шиной источника питания, вход которого соединен со вторым 5 токовым выходом входного дифференциального каскада 1, а выход связан с выходом второго 11 токового зеркала и входом буферного усилителя 13, корректирующий конденсатор 14, связанный со входом буферного усилителя 13, предусмотрены новые элементы и связи - в схему введен дополнительный дифференциальный каскад 16, содержащий первый 17 и второй 18 входы, первый 19 и второй 20 противофазные токовые выходы, согласованные с первой 8 шиной источника питания, вспомогательный вход 21 дополнительного дифференциального каскада 16 для установления его статического режима по току, причем первый 17 вход дополнительного дифференциального каскада 16 связан с первым 2 входом входного дифференциального каскада 1, второй 18 вход дополнительного дифференциального каскада 16 связан со вторым 3 входом входного дифференциального каскада 1, между вспомогательным входом 21 дополнительного дифференциального каскада 16 для установления его статического режима по току и второй 10 шиной источника питания включен второй 22 источник опорного тока, между входом 7 входного дифференциального каскада 1 для установления его статического режима по току и вспомогательным входом 21 дополнительного дифференциального каскада 16 для установления его статического режима по току включен второй 23 корректирующий конденсатор.The problem is achieved in that in the operational amplifier of FIG. 1, containing the input differential stage 1 with the first 2 and second 3 inputs, the first 4 and second 5 antiphase current outputs, the first reference current source 6 connected between the input 7 of the input differential stage 1 to establish its static current mode and the first 8 source bus power supply, the first current mirror 9, consistent with the second 10 bus power source, the input of which is connected to the first 4 current output of the input differential stage 1, and the output is connected to the input of the second 11 current mirror, consistent with the first 8 bus power supply, the third 12 current mirror, consistent with the second 10 bus power supply, the input of which is connected to the second 5 current output of the input differential stage 1, and the output is connected to the output of the second 11 current mirror and the input of the buffer amplifier 13, the correction capacitor 14 associated with the input of the buffer amplifier 13, new elements and connections are provided - an additional differential stage 16 is introduced into the circuit, containing the first 17 and second 18 inputs, the first 19 and second 20 antiphase current outputs, according Related to the first 8 bus of the power supply, the auxiliary input 21 of the additional differential stage 16 for establishing its static current mode, the first 17 input of the additional differential stage 16 connected to the first 2 input of the input differential stage 1, the second 18 input of the additional differential stage 16 connected to the second 3 input of the input differential stage 1, between the auxiliary input 21 of the additional differential stage 16 to establish its static current mode and watts swarm power supply bus 10 included the second reference current source 22, between the input 7 of the differential input stage 1 to establish its static mode current and the additional auxiliary input 21 of the differential stage 16 to establish its static mode, the second current 23 is turned on correction capacitor.

На чертеже фиг. 1 показана схема ОУ-прототипа, а на чертеже фиг. 2 - схема заявляемого устройства в соответствии с п. 1 и п. 2 формулы изобретения.In the drawing of FIG. 1 shows a diagram of an op-amp prototype, and in the drawing of FIG. 2 is a diagram of the inventive device in accordance with paragraph 1 and paragraph 2 of the claims.

На чертеже фиг. 3 приведена схема заявляемого устройства фиг. 2 в соответствии с п. 3 и п. 4 формулы изобретения.In the drawing of FIG. 3 is a diagram of the inventive device of FIG. 2 in accordance with paragraph 3 and paragraph 4 of the claims.

На чертеже фиг. 4 приведена схема заявляемого ОУ фиг. 2 в среде компьютерного моделирования Orcad на моделях транзисторов tsmc_035_t65.In the drawing of FIG. 4 is a diagram of the inventive op amp of FIG. 2 in an Orcad computer simulation environment on tsmc_035_t65 transistor models.

На чертеже фиг. 5 представлена АЧХ коэффициента усиления схемы разомкнутого ОУ фиг. 4 при токах источников I1=I2=Ivar=2 мА, С1=1 пФ.In the drawing of FIG. 5 shows the frequency response of the gain of the open-loop op-amp circuit of FIG. 4 at source currents I1 = I2 = Ivar = 2 mA, C1 = 1 pF.

На чертеже фиг. 6 приведены осциллограммы входного и выходного напряжений ОУ фиг. 4 (передний фронт, ширина импульса 6 мкс) при разных значениях емкости C2=C23=Cvar и токах источников I1=I2=Ivar=10 мкА.In the drawing of FIG. 6 shows the waveforms of the input and output voltages of the op-amp of FIG. 4 (leading edge, pulse width 6 μs) at different capacitances C 2 = C 23 = Cvar and source currents I1 = I2 = Ivar = 10 μA.

На чертеже фиг. 7 показаны осциллограммы входного и выходного напряжений ОУ фиг. 4 (передний фронт) при разных значениях емкости C2=C23=Cvar, I1=I2=Ivar=1 мкА (ширина импульса 6 мкс).In the drawing of FIG. 7 shows the waveforms of the input and output voltages of the opamp of FIG. 4 (leading edge) at different capacitance values C 2 = C 23 = Cvar, I1 = I2 = Ivar = 1 μA (pulse width 6 μs).

На чертеже фиг. 8 приведена схема BiJFet ОУ фиг. 2 в среде компьютерного моделирования LTSpice, использующей авторские низкотемпературные модели BiJFet транзисторов [12].In the drawing of FIG. 8 is a diagram of a BiJFet op-amp of FIG. 2 in an LTSpice computer simulation environment using proprietary low-temperature models of BiJFet transistors [12].

На чертеже фиг. 9 представлены осциллограммы входного и выходного напряжений BiJFet ОУ фиг. 8 (передний и задний фронты) при I1=I2=10 мкА, C1=3 пФ и разных емкостях второго 23 корректирующего конденсатора (C2=C23=Cvar) (ширина импульса 1 мкс, амплитуда входного напряжения 3 В, комнатная температура t=27°С).In the drawing of FIG. 9 shows the waveforms of the input and output voltages of the BiJFet op-amp of FIG. 8 (leading and trailing edges) at I 1 = I 2 = 10 μA, C 1 = 3 pF and different capacitances of the second 23 correction capacitor (C 2 = C 23 = Cvar) (pulse width 1 μs, input voltage amplitude 3 V, room temperature t = 27 ° C).

На чертеже фиг. 10 приведены (в увеличенном масштабе) осциллограммы входного и выходного напряжений BiJFet ОУ фиг. 8 (передний фронт) при I1=I2=1 мкА, C1=3 пф и разных емкостях второго 23 корректирующего конденсатора C2=C23=Cvar (ширина импульса 1 мкс, амплитуда входного напряжения 3 В, комнатная температура t=27°С).In the drawing of FIG. 10 shows (on an enlarged scale) the waveforms of the input and output voltages of the BiJFet op amps of FIG. 8 (leading edge) at I 1 = I 2 = 1 μA, C 1 = 3 pF and different capacitances of the second 23 correction capacitor C 2 = C 23 = Cvar (pulse width 1 μs, input voltage amplitude 3 V, room temperature t = 27 ° C).

На чертеже фиг. 11 показаны осциллограммы входного и выходного напряжений ОУ (передний и задний фронты) при I1=I2=10 мкА, C1=3 пф и разных емкостях второго 23 корректирующего конденсатора C2=C23=Cvar, (ширина импульса I мкс, амплитуда входного напряжения 3 В, низкая температура t=-190°С).In the drawing of FIG. Figure 11 shows the waveforms of the input and output voltages of the op-amp (leading and trailing edges) at I 1 = I 2 = 10 μA, C 1 = 3 pF and different capacitances of the second 23 correction capacitor C 2 = C 23 = Cvar, (pulse width I μs, input voltage amplitude 3 V, low temperature t = -190 ° С).

Быстродействующий дифференциальный операционный усилитель фиг. 2 содержит входной дифференциальный каскад 1 с первым 2 и вторым 3 входами, первым 4 и вторым 5 противофазными токовыми выходами, первый источник опорного тока 6, включенный между входом 7 входного дифференциального каскада 1 для установления его статического режима по току и первой 8 шиной источника питания, первое токовое зеркало 9, согласованное со второй 10 шиной источника питания, вход которого соединен с первым 4 токовом выходом входного дифференциального каскада 1, а выход подключен ко входу второго 11 токового зеркала, согласованного с первой 8 шиной источника питания, третье 12 токовое зеркало, согласованное со второй 10 шиной источника питания, вход которого соединен со вторым 5 токовым выходом входного дифференциального каскада 1, а выход связан с выходом второго 11 токового зеркала и входом буферного усилителя 13, корректирующий конденсатор 14, связанный со входом буферного усилителя 13, имеющего потенциальный выход 15. В схему введен дополнительный дифференциальный каскад 16, содержащий первый 17 и второй 18 входы, первый 19 и второй 20 противофазные токовые выходы, согласованные с первой 8 шиной источника питания, вспомогательный вход 21 дополнительного дифференциального каскада 16 для установления его статического режима по току, причем первый 17 вход дополнительного дифференциального каскада 16 связан с первым 2 входом входного дифференциального каскада 1, второй 18 вход дополнительного дифференциального каскада 16 связан со вторым 3 входом входного дифференциального каскада 1, между вспомогательным входом 21 дополнительного дифференциального каскада 16 для установления его статического режима по току и второй 10 шиной источника питания включен второй 22 источник опорного тока, между входом 7 входного дифференциального каскада 1 для установления его статического режима по току и вспомогательным входом 21 дополнительного дифференциального каскада 16 для установления его статического режима по току включен второй 23 корректирующий конденсатор.The high-speed differential operational amplifier of FIG. 2 contains an input differential stage 1 with first 2 and second 3 inputs, first 4 and second 5 antiphase current outputs, a first reference current source 6 connected between input 7 of the input differential stage 1 to establish its static current mode and the first 8 bus power source , the first current mirror 9, consistent with the second 10 bus power source, the input of which is connected to the first 4 current output of the input differential stage 1, and the output is connected to the input of the second 11 current mirror, matched with howling 8 bus power supply, the third 12 current mirror, consistent with the second 10 bus power supply, the input of which is connected to the second 5 current output of the input differential stage 1, and the output is connected to the output of the second 11 current mirror and the input of the buffer amplifier 13, the correction capacitor 14 associated with the input of the buffer amplifier 13 having a potential output 15. An additional differential stage 16 is introduced into the circuit, containing the first 17 and second 18 inputs, the first 19 and second 20 antiphase current outputs, consistent with the first 8 bus power source, the auxiliary input 21 of the additional differential stage 16 to establish its static current mode, and the first 17 input of the additional differential stage 16 is connected to the first 2 input of the differential input stage 1, the second 18 input of the additional differential stage 16 is connected to the second 3 the input of the input differential stage 1, between the auxiliary input 21 of the additional differential stage 16 to establish its static current mode and the second 10 buses the second power source includes a second 22 source of reference current, between the input 7 of the input differential stage 1 to establish its static current mode and the auxiliary input 21 of the additional differential stage 16 to establish its static current mode, the second 23 correction capacitor is turned on.

На чертеже фиг. 2 первый 2 вход входного дифференциального каскада 1 и первый 17 вход дополнительного дифференциального каскада 16 образуют инвертирующих вход заявляемого ОУ 24, а второй 3 вход входного дифференциального каскада 1 и второй 18 вход дополнительного дифференциального каскада 16 образуют неинвертирующий вход 25 заявляемого ОУ. Цепь согласования потенциалов 26 может включаться в схему ОУ для уменьшения его напряжения смещения нуля, вызванное асимметрией статического режима по напряжению первого 9 и третьего 12 токовых зеркал.In the drawing of FIG. 2 the first 2 input of the input differential stage 1 and the first 17 input of the additional differential stage 16 form the inverting input of the claimed op-amp 24, and the second 3 input of the input differential stage 1 and the second 18 input of the additional differential stage 16 form the non-inverting input 25 of the claimed op-amp. The potential matching circuit 26 can be included in the op-amp circuit to reduce its zero bias voltage, caused by the asymmetry of the static mode in the voltage of the first 9 and third 12 current mirrors.

Кроме этого на чертеже фиг. 2, в соответствии с п. 2 формулы изобретения, входной дифференциальный каскад 1 содержит первый 27 и второй 28 полевые транзисторы, объединенные истоки которых подключены ко входу 7 входного дифференциального каскада 1 для установления его статического режима по току, затвор первого 27 полевого транзистора соединен с первым 2 входом входного дифференциального каскада 1, затвор второго 28 полевого транзистора соединен с вторым 3 входом входного дифференциального каскада 1, сток первого 27 полевого транзистора соединен с первым 4 токовом выходом входного дифференциального каскада 1, сток второго 28 полевого транзистора соединен со вторым 5 токовым выходом входного дифференциального каскада 1.In addition, in the drawing of FIG. 2, in accordance with paragraph 2 of the claims, the input differential stage 1 contains the first 27 and second 28 field-effect transistors, the combined sources of which are connected to the input 7 of the input differential stage 1 to establish its static current mode, the gate of the first 27 field-effect transistor is connected to the first 2 input of the differential input stage 1, the gate of the second 28 field-effect transistor is connected to the second 3 input of the differential input stage 1, the drain of the first 27 field-effect transistor is connected to the first 4 current input input one differential stage 1, the drain of the second 28 field-effect transistor is connected to the second 5 current output of the input differential stage 1.

В частном случае на чертеже фиг. 2 дополнительный дифференциальный каскад 16 содержит биполярные транзисторы 29 и 30, связанные с его выводами (17, 18, 19, 20, 21) в соответствии со схемой фиг. 2.In the particular case of the drawing of FIG. 2, an additional differential stage 16 contains bipolar transistors 29 and 30 connected to its terminals (17, 18, 19, 20, 21) in accordance with the circuit of FIG. 2.

На чертеже фиг. 3 входной дифференциальный каскад 1 реализован на полевых транзисторах 31 и 32. Связи выводов этих транзисторов с первым 2 и вторым 3 входами входного дифференциального каскада 1, а также первым 17 и вторым 18 входами дополнительного дифференциального каскада 16 обозначены на чертеже фиг. 3.In the drawing of FIG. 3, the input differential stage 1 is implemented on field-effect transistors 31 and 32. The connections of the outputs of these transistors with the first 2 and second 3 inputs of the input differential stage 1, as well as the first 17 and second 18 inputs of the additional differential stage 16 are indicated in the drawing of FIG. 3.

Кроме этого, на чертеже фиг. 3 приведена схема заявляемого устройства в соответствии с п. 3 формулы изобретения, в котором дополнительный дифференциальный каскад 16 содержит третий 33 и четвертый 34 полевые транзисторы, объединенные истоки которых подключены к вспомогательному входу 21 дополнительного дифференциального каскада 16 для установления его статического режима по току, затвор третьего 33 полевого транзистора соединен с первым 17 входом дополнительного дифференциального каскада 16, затвор четвертого 34 полевого транзистора соединен со вторым 18 входом дополнительного дифференциального каскада 16, сток третьего 33 полевого транзистора соединен с первым 19 токовом выходом дополнительного дифференциального каскада 16, сток четвертого 34 полевого транзистора соединен со вторым 20 токовом выходом дополнительного дифференциального каскада 16.In addition, in the drawing of FIG. 3 shows a diagram of the claimed device in accordance with paragraph 3 of the claims, in which the additional differential stage 16 contains a third 33 and fourth 34 field-effect transistors, the combined sources of which are connected to the auxiliary input 21 of the additional differential stage 16 to establish its static current mode, the gate the third 33 field-effect transistor is connected to the first 17 input of the additional differential stage 16, the gate of the fourth 34 field-effect transistor is connected to the second 18 input of the additional differential differential cascade 16, the drain of the third 33 field-effect transistor is connected to the first 19 current output of the additional differential cascade 16, the drain of the fourth 34 field-effect transistor is connected to the second 20 current output of the additional differential cascade 16.

На чертеже фиг. 3, в соответствии с п. 4 формулы изобретения, первый 19 токовый выход дополнительного дифференциального каскада 16 соединен со входом четвертого 35 токового зеркала, согласованного с первой 8 шиной источника питания, выход которого соединен со входом буферного усилителя 13, второй 20 токовый выход дополнительного дифференциального каскада 16 соединен со входом пятого 36 токового зеркала, согласованного с первой 8 шиной источника питания, выход которого соединен со входом шестого 37 токового зеркала, согласованного с второй 10 шиной источника питания, причем выход шестого 37 токового зеркала подключен ко входу буферного усилителя 13.In the drawing of FIG. 3, in accordance with paragraph 4 of the claims, the first 19 current output of the additional differential stage 16 is connected to the input of the fourth 35 current mirror, matched with the first 8 bus power supply, the output of which is connected to the input of the buffer amplifier 13, the second 20 current output of the additional differential stage 16 is connected to the input of the fifth 36 current mirror, matched with the first 8 bus power source, the output of which is connected to the input of the sixth 37 current mirror, matched with the second 10 bus power source iia, and the output of the sixth 37 current mirror is connected to the input of the buffer amplifier 13.

Рассмотрим работу заявляемого ОУ на примере анализа схемы фиг. 2.Consider the operation of the claimed op-amp using the example of the analysis of the circuit of FIG. 2.

Максимальная скорость нарастания выходного напряжения ОУ фиг. 2 определяется скоростью перезаряда емкости первого 14 корректирующего конденсатора. Так как ток первого 6 источника опорного тока измеряется микроамперами, то и скорость перезаряда первого 14 корректирующего конденсатора будет крайне мала. При введении дополнительных элементов (в соответствии с п. 1 формулы изобретения) скорость перезаряда первого 14 корректирующего конденсатора существенно возрастает. Это объясняется тем, что при положительном «скачке» входного напряжения, поданного на неинвертирующий вход 25 устройства, через второй 23 корректирующий конденсатор формируется сравнительно большой импульс тока, который передается через транзистор 27, первое 9 и второе 11 токовые зеркала в первый 14 корректирующий конденсатор.The maximum slew rate of the op amp output voltage of FIG. 2 is determined by the rate of recharging the capacitance of the first 14 correction capacitor. Since the current of the first 6 source of the reference current is measured by microamperes, the recharge rate of the first 14 correction capacitor will be extremely small. With the introduction of additional elements (in accordance with paragraph 1 of the claims), the recharge rate of the first 14 correction capacitor increases significantly. This is because with a positive “jump” in the input voltage applied to the non-inverting input 25 of the device, a relatively large current pulse is generated through the second 23 correction capacitor, which is transmitted through the transistor 27, the first 9 and second 11 current mirrors to the first 14 correction capacitor.

Аналогично при отрицательном импульсном сигнале на неинвертирующем входе 25 устройства при 100% отрицательной обратной связи через второй 23 корректирующий конденсатор формируется большой импульс тока, который через транзистор 28 и токовое зеркало 12 поступает в высокоимпедансный узел ∑1 и форсирует процесс перезаряда первого 14 корректирующего конденсатора. В конечном итоге, в предлагаемом ОУ фиг. 2 существенно повышается максимальная скорость выходного напряжения.Similarly, with a negative pulse signal at the non-inverting input 25 of the device at 100% negative feedback through the second 23 correction capacitor, a large current pulse is generated, which passes through the transistor 28 and current mirror 12 to the high-impedance node ∑1 and forces the recharging process of the first 14 correction capacitor. Ultimately, in the proposed opamp of FIG. 2 significantly increases the maximum output voltage rate.

Построение ОУ в соответствии с п. 4 формулы изобретения (фиг. 3) обеспечивает более высокие значения максимальной скорости нарастания выходного напряжения в сравнении со схемой фиг. 2. Данный эффект обеспечивается многоканальной передачей токов через второй 23 корректирующий конденсатор в высокоимпедансный узел ∑1, что позволяет более эффективно форсировать процесс перезаряда первого 14 корректирующего конденсатора.The construction of an op-amp in accordance with paragraph 4 of the claims (FIG. 3) provides higher values of the maximum slew rate of the output voltage in comparison with the circuit of FIG. 2. This effect is ensured by the multichannel transmission of currents through the second 23 correction capacitor to the high-impedance node ∑1, which makes it possible to more efficiently boost the recharging process of the first 14 correction capacitor.

В таблицах 1-2 приведены результаты компьютерного моделирования (фиг. 6, фиг. 7) влияния емкости второго 23 корректирующего конденсатора КМОП ОУ фиг. 4 на максимальную скорость нарастания выходного напряжения при I1=I2=10 мкА и С1=3 пФ (табл. 1), а также I1=I2=1 мкА и С1=3 пФ (табл. 2).Tables 1-2 show the results of computer simulation (Fig. 6, Fig. 7) of the effect of the capacitance of the second 23 CMOS correction capacitor CMOS op amp of FIG. 4 to the maximum slew rate of the output voltage at I1 = I2 = 10 μA and C1 = 3 pF (Table 1), as well as I1 = I2 = 1 μA and C1 = 3 pF (Table 2).

Figure 00000001
Figure 00000001

Figure 00000002
Figure 00000002

Анализ данных таблиц 1-2 показывает, что быстродействие заявляемого ОУ фиг. 4 при работе его КМОП входных транзисторов в микрорежиме повышается (в сравнении с прототипом) более чем в 30 раз (при I1=I2=10 мкА) и более чем в 100 раз (при I1=I2=1 мкА).Analysis of the data in Tables 1-2 shows that the speed of the claimed op-amp of FIG. 4 during the operation of its CMOS input transistors in the micro mode increases (compared with the prototype) more than 30 times (with I1 = I2 = 10 μA) and more than 100 times (with I1 = I2 = 1 μA).

В таблицах 3-4 приведены результаты компьютерного моделирования (фиг. 9 - фиг. 11) влияния емкости второго 23 корректирующего конденсатора BiJFet ОУ фиг. 8 (С23=С2) на максимальную скорость нарастания выходного напряжения при I1=I2=10 мкА, C1=C14=3 пф (t=27°С, табл. 3) и (t=-190°С, табл. 4). При этом среднее значение ϑвых. определяется по формуле

Figure 00000003
, где tуст. - время установления переходного процесса, Uвых. - выходное напряжение ОУ.Tables 3-4 show the results of computer simulation (Fig. 9 - Fig. 11) of the effect of the capacitance of the second 23 BiJFet correction capacitor OA of FIG. 8 (C 23 = C 2 ) to the maximum rate of increase in the output voltage at I 1 = I 2 = 10 μA, C 1 = C 14 = 3 pF (t = 27 ° C, Table 3) and (t = -190 ° C, table 4). The average value of ϑ out . determined by the formula
Figure 00000003
where t mouth - time to establish the transition process, U o - OA output voltage.

Figure 00000004
Figure 00000004

Figure 00000005
Figure 00000005

Анализ таблиц 3-4 показывает, что быстродействие заявляемого ОУ для BiJFet технологического процесса (фиг. 8) при работе его входных транзисторов в микрорежиме повышается на 3 порядка. Причем, низкие температуры (-190°С) не оказывают существенного влияния на ϑвых, что обусловлено особенностями схемотехники заявляемого ОУ и BiJFet технологическим процессом ОАО «Интеграл» (г. Минск).The analysis of tables 3-4 shows that the speed of the claimed op-amp for BiJFet process (Fig. 8) when its input transistors in micro mode increases by 3 orders of magnitude. Moreover, low temperatures (-190 ° C) do not have a significant effect on the output , due to the peculiarities of the circuitry of the claimed op-amp and BiJFet by the technological process of OJSC Integral (Minsk).

Таким образом, заявляемое устройство обладает существенными преимуществами по сравнению с прототипом.Thus, the claimed device has significant advantages compared to the prototype.

БИБЛИОГРАФИЧЕСКИЙ СПИСОКBIBLIOGRAPHIC LIST

1. Патент US 7,701,291, фиг. 11. US patent 7,701,291, FIG. one

2. Заявка на патент US 2010/0253433, фиг. 12. Patent application US 2010/0253433, FIG. one

3. Патент US 6,138,3633. US Patent 6,138,363

4. Патент US 6,750,714, фиг. 14. US patent 6,750,714, FIG. one

5. Патент US 4,843,3415. US patent 4,843,341

6. Заявка на патент US 2010/00857906. Patent application US 2010/0085790

7. Заявка на патент US 2009/00585297. Patent Application US 2009/0058529

8. Патент ЕР 24727238. Patent EP 2472723

9. Заявка на патент US 2005/0218983, фиг. 19. Patent application US 2005/0218983, FIG. one

10. Микросхема Операционного усилителя 1427УД110. The chip operational amplifier 1427UD1

(http://ic-info.ru/upload/iblock/203/1427%D0%A3%D0%941.pdf)(http://ic-info.ru/upload/iblock/203/1427%D0%A3%D0%941.pdf)

11. Микросхема Операционного усилителя NE551711. Microcircuit of the operational amplifier NE5517

(http://www.onsemi.ru.com/PowerSolutions/document/NE5517-D.PDF)(http://www.onsemi.ru.com/PowerSolutions/document/NE5517-D.PDF)

12. The Accounting of the Simultaneous Exposure of the Low Temperatures and the Penetrating Radiation at the Circuit Simulation of the BiJFET Analog Interfaces of the Sensors / O.V. Dvornikov, V.L. Dziatlau, N.N. Prokopenko, K.O. Petrosiants, N.V. Kozhukhov, V.A. Tchekhovski // 2017 International Siberian Conference on Control and Communications (SIBCON), Astana, 29-30.06.17 DOI: 10.1109/SIBCON.2017.7998507 .12. The Accounting of the Simultaneous Exposure of the Low Temperatures and the Penetrating Radiation at the Circuit Simulation of the BiJFET Analog Interfaces of the Sensors / O.V. Dvornikov, V.L. Dziatlau, N.N. Prokopenko, K.O. Petrosiants, N.V. Kozhukhov, V.A. Tchekhovski // 2017 International Siberian Conference on Control and Communications (SIBCON), Astana, June 29-30, 06 DOI: 10.1109 / SIBCON.2017.7998507.

Claims (4)

1. Быстродействующий дифференциальный операционный усилитель, содержащий входной дифференциальный каскад (1) с первым (2) и вторым (3) входами, первым (4) и вторым (5) противофазными токовыми выходами, первый источник опорного тока (6), включенный между входом (7) входного дифференциального каскада (1) для установления его статического режима по току и первой (8) шиной источника питания, первое токовое зеркало (9), согласованное со второй (10) шиной источника питания, вход которого соединен с первым (4) токовым выходом входного дифференциального каскада (1), а выход подключен ко входу второго (11) токового зеркала, согласованного с первой (8) шиной источника питания, третье (12) токовое зеркало, согласованное со второй (10) шиной источника питания, вход которого соединен со вторым (5) токовым выходом входного дифференциального каскада (1), а выход связан с выходом второго (11) токового зеркала и входом буферного усилителя (13), корректирующий конденсатор (14), связанный со входом буферного усилителя (13), отличающийся тем, что в схему введен дополнительный дифференциальный каскад (16), содержащий первый (17) и второй (18) входы, первый (19) и второй (20) противофазные токовые выходы, согласованные с первой (8) шиной источника питания, вспомогательный вход (21) дополнительного дифференциального каскада (16) для установления его статического режима по току, причем первый (17) вход дополнительного дифференциального каскада (16) связан с первым (2) входом входного дифференциального каскада (1), второй (18) вход дополнительного дифференциального каскада (16) связан со вторым (3) входом входного дифференциального каскада (1), между вспомогательным входом (21) дополнительного дифференциального каскада (16) для установления его статического режима по току и второй (10) шиной источника питания включен второй (22) источник опорного тока, между входом (7) входного дифференциального каскада (1) для установления его статического режима по току и вспомогательным входом (21) дополнительного дифференциального каскада (16) для установления его статического режима по току включен второй (23) корректирующий конденсатор.1. A high-speed differential operational amplifier containing an input differential stage (1) with first (2) and second (3) inputs, first (4) and second (5) antiphase current outputs, a first reference current source (6) connected between the input (7) the input differential stage (1) to establish its static current mode and the first (8) bus of the power source, the first current mirror (9), matched with the second (10) bus of the power source, the input of which is connected to the first (4) current output of the input differential stage (1), and the output is connected to the input of the second (11) current mirror, matched with the first (8) bus of the power source, the third (12) current mirror, matched with the second (10) bus of the power source, the input of which is connected to the second (5) ) the current output of the input differential stage (1), and the output is connected to the output of the second (11) current mirror and the input of the buffer amplifier (13), a correction capacitor (14) connected to the input of the buffer amplifier (13), characterized in that in the circuit an additional differential cascade (16) was introduced, containing the first (17) and second (18) inputs, first (19) and second (20) antiphase current outputs, matched with the first (8) power supply bus, auxiliary input (21) of an additional differential stage (16) to establish its static current mode, and the first (17) the input of the additional differential stage (16) is connected to the first (2) input of the input differential stage (1), the second (18) input of the additional differential stage (16) is connected to the second (3) input of the input differential stage (1), between auxiliary input (21) differential cascade (16) to establish its static current mode and the second (10) power supply bus, a second (22) reference current source is connected, between the input (7) of the input differential cascade (1) to establish its static current mode and auxiliary the input (21) of the additional differential stage (16) to establish its static current mode includes a second (23) correction capacitor. 2. Быстродействующий дифференциальный операционный усилитель по п. 1, отличающийся тем, что входной дифференциальный каскад (1) содержит первый (27) и второй (28) полевые транзисторы, объединенные истоки которых подключены ко входу (7) входного дифференциального каскада (1) для установления его статического режима по току, затвор первого (27) полевого транзистора соединен с первым (2) входом входного дифференциального каскада (1), затвор второго (28) полевого транзистора соединен с вторым (3) входом входного дифференциального каскада (1), сток первого (27) полевого транзистора соединен с первым (4) токовом выходом входного дифференциального каскада (1), сток второго (28) полевого транзистора соединен со вторым (5) токовым выходом входного дифференциального каскада (1).2. The high-speed differential operational amplifier according to claim 1, characterized in that the input differential stage (1) contains the first (27) and second (28) field-effect transistors, the combined sources of which are connected to the input (7) of the input differential stage (1) for to establish its static current mode, the gate of the first (27) field-effect transistor is connected to the first (2) input of the input differential stage (1), the gate of the second (28) field-effect transistor is connected to the second (3) input of the differential input stage (1), the drain first (2 7) the field-effect transistor is connected to the first (4) current output of the input differential stage (1), the drain of the second (28) field-effect transistor is connected to the second (5) current output of the input differential stage (1). 3. Быстродействующий дифференциальный операционный усилитель по п. 1, отличающийся тем, что дополнительный дифференциальный каскад (16) содержит третий (33) и четвертый (34) полевые транзисторы, объединенные истоки которых подключены ко вспомогательному входу (21) дополнительного дифференциального каскада (16) для установления его статического режима по току, затвор третьего (33) полевого транзистора соединен с первым (17) входом дополнительного дифференциального каскада (16), затвор четвертого (34) полевого транзистора соединен со вторым (18) входом дополнительного дифференциального каскада (16), сток третьего (33) полевого транзистора соединен с первым (19) токовом выходом дополнительного дифференциального каскада (16), сток четвертого (34) полевого транзистора соединен со вторым (20) токовом выходом дополнительного дифференциального каскада (16).3. The high-speed differential operational amplifier according to claim 1, characterized in that the additional differential stage (16) contains a third (33) and fourth (34) field-effect transistors, the combined sources of which are connected to the auxiliary input (21) of the additional differential stage (16) to establish its static current mode, the gate of the third (33) field-effect transistor is connected to the first (17) input of the additional differential cascade (16), the gate of the fourth (34) field-effect transistor is connected to the second (18) input additional differential cascade (16), the drain of the third (33) field-effect transistor is connected to the first (19) current output of the additional differential cascade (16), the drain of the fourth (34) field-effect transistor is connected to the second (20) current output of the additional differential cascade (16) . 4. Быстродействующий дифференциальный операционный усилитель по п. 1, отличающийся тем, что первый (19) токовый выход дополнительного дифференциального каскада (16) соединен со входом четвертого (35) токового зеркала, согласованного с первой (8) шиной источника питания, выход которого соединен со входом буферного усилителя (13), второй (20) токовый выход дополнительного дифференциального каскада (16) соединен со входом пятого (36) токового зеркала, согласованного с первой (8) шиной источника питания, выход которого соединен со входом шестого (37) токового зеркала, согласованного с второй (10) шиной источника питания, причем выход шестого (37) токового зеркала подключен ко входу буферного усилителя (13).4. The high-speed differential operational amplifier according to claim 1, characterized in that the first (19) current output of the additional differential stage (16) is connected to the input of the fourth (35) current mirror, matched to the first (8) bus of the power source, the output of which is connected with the input of the buffer amplifier (13), the second (20) current output of the additional differential stage (16) is connected to the input of the fifth (36) current mirror, matched with the first (8) bus of the power source, the output of which is connected to the input of the sixth (37) current a mirror agreed with the second (10) power supply bus, the sixth output (37) of the current mirror is connected to the input of the buffer amplifier (13).
RU2017132916A 2017-09-20 2017-09-20 High-speed differential operational amplifier RU2652504C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2017132916A RU2652504C1 (en) 2017-09-20 2017-09-20 High-speed differential operational amplifier

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2017132916A RU2652504C1 (en) 2017-09-20 2017-09-20 High-speed differential operational amplifier

Publications (1)

Publication Number Publication Date
RU2652504C1 true RU2652504C1 (en) 2018-04-26

Family

ID=62045831

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2017132916A RU2652504C1 (en) 2017-09-20 2017-09-20 High-speed differential operational amplifier

Country Status (1)

Country Link
RU (1) RU2652504C1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2741055C1 (en) * 2020-09-02 2021-01-22 федеральное государственное бюджетное образовательное учреждение высшего образования «Донской государственный технический университет» (ДГТУ) Operational amplifier with "floating" input differential cascade on complementary field-effect transistors with control p-n junction
RU2802051C1 (en) * 2023-04-26 2023-08-22 федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) High-speed op-amplifier output stage

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6456159B1 (en) * 2000-09-08 2002-09-24 Analog Devices, Inc. CMOS operational amplifier
RU2255416C1 (en) * 2003-10-06 2005-06-27 Южно-Российский государственный университет экономики и сервиса (ЮРГУЭС) Operational amplifier
US20090309857A1 (en) * 2008-06-17 2009-12-17 Nec Electronics Corporation Operational amplifter circuit, and driving method of liquid crystal display using the same
US20100253433A1 (en) * 2009-04-07 2010-10-07 The Swatch Group Research And Development Ltd Low phase noise amplifier circuit
RU2446554C1 (en) * 2010-11-13 2012-03-27 Государственное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ГОУ ВПО "ЮРГУЭС") Differential operational amplifier with paraphase output
RU2616573C1 (en) * 2015-11-16 2017-04-17 Федеральное Государственное Бюджетное Образовательное Учреждение Высшего Профессионального Образования "Донской Государственный Технический Университет" (Дгту) Differential operation amplifier

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6456159B1 (en) * 2000-09-08 2002-09-24 Analog Devices, Inc. CMOS operational amplifier
RU2255416C1 (en) * 2003-10-06 2005-06-27 Южно-Российский государственный университет экономики и сервиса (ЮРГУЭС) Operational amplifier
US20090309857A1 (en) * 2008-06-17 2009-12-17 Nec Electronics Corporation Operational amplifter circuit, and driving method of liquid crystal display using the same
US20100253433A1 (en) * 2009-04-07 2010-10-07 The Swatch Group Research And Development Ltd Low phase noise amplifier circuit
RU2446554C1 (en) * 2010-11-13 2012-03-27 Государственное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ГОУ ВПО "ЮРГУЭС") Differential operational amplifier with paraphase output
RU2616573C1 (en) * 2015-11-16 2017-04-17 Федеральное Государственное Бюджетное Образовательное Учреждение Высшего Профессионального Образования "Донской Государственный Технический Университет" (Дгту) Differential operation amplifier

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2741055C1 (en) * 2020-09-02 2021-01-22 федеральное государственное бюджетное образовательное учреждение высшего образования «Донской государственный технический университет» (ДГТУ) Operational amplifier with "floating" input differential cascade on complementary field-effect transistors with control p-n junction
RU2802049C1 (en) * 2023-03-24 2023-08-22 федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) Fast differential amplifier
RU2802051C1 (en) * 2023-04-26 2023-08-22 федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) High-speed op-amplifier output stage
RU2810544C1 (en) * 2023-10-09 2023-12-27 федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) Operational amplifier with increased maximum rise rate
RU2810548C1 (en) * 2023-10-15 2023-12-27 федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) High speed operational amplifier
RU2814685C1 (en) * 2023-11-01 2024-03-04 федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) Gallium arsenide operational amplifier for operation in wide temperature range
RU2814681C1 (en) * 2023-11-03 2024-03-04 федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) Non-resistive gallium arsenide operational amplifier with low level of systematic component of zero offset voltage
RU2815912C1 (en) * 2023-11-03 2024-03-25 федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) Resistorless gallium arsenide differential cascade and operational amplifier based on it with low zero offset voltage

Similar Documents

Publication Publication Date Title
CN102158070B (en) Electronic circuit with enhanced power supply rejection
RU2523124C1 (en) Multi-differential operational amplifier
RU2566963C1 (en) Differential input stage of high-speed operational amplifier for cmos technological processes
US9628076B2 (en) Transmission circuit and semiconductor integrated circuit
CN110568896B (en) Comparator, integrated circuit and method
RU2710917C1 (en) Analogue microcircuit output cascade on complementary field-effect transistors with control p-n junction
WO2020103725A1 (en) Differential input circuit, amplification circuit, and display apparatus
RU2652504C1 (en) High-speed differential operational amplifier
RU2710847C1 (en) Differential cascade of ab class on complementary field transistors with control p-n junction for operation in low temperature conditions
RU2346388C1 (en) Differential amplifier
KR20050080585A (en) The op-amplifier with offset cancellation circuit
US10613569B2 (en) Low power half-VDD generation circuit with high driving capability
KR100499858B1 (en) Variable gain amplifier
EP2779445A1 (en) Three Stage Amplifier
RU2583760C1 (en) Bipolar-field operational amplifier
Sooksood Wide current range and high compliance-voltage bulk-driven current mirrors: Simple and cascode
RU2659476C1 (en) High-speed differential operational amplifier
CN107888184B (en) Single-end-to-differential circuit and buffer circuit and sample hold circuit formed by same
JP2012104948A (en) Amplification circuit
RU2668968C1 (en) Fast-acting differential operating amplifier for operation at low temperatures
JP5788739B2 (en) Voltage variable gain amplifier circuit
RU2621287C2 (en) Multidifferential operational amplifier
RU2365971C1 (en) Current mirror
Kaur et al. Comparative analysis of different current mirror using 45nm technology
US20230092097A1 (en) Amplifier output stage circuitry

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20190921