RU2294558C1 - Логический вычислитель - Google Patents
Логический вычислитель Download PDFInfo
- Publication number
- RU2294558C1 RU2294558C1 RU2005134178/09A RU2005134178A RU2294558C1 RU 2294558 C1 RU2294558 C1 RU 2294558C1 RU 2005134178/09 A RU2005134178/09 A RU 2005134178/09A RU 2005134178 A RU2005134178 A RU 2005134178A RU 2294558 C1 RU2294558 C1 RU 2294558C1
- Authority
- RU
- Russia
- Prior art keywords
- logical
- input
- output
- bit register
- elements
- Prior art date
Links
Images
Landscapes
- Complex Calculations (AREA)
Abstract
Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления. Техническим результатом является упрощение структуры устройства за счет уменьшения числа информационных входов в n раз, а также исключение зависимости между длительностью такта вычисления и количеством аргументов реализуемых функций. Устройство содержит n логических элементов ИЛИ, (n-1) логических элементов И, n-разрядный регистр. 1 табл., 2 ил.
Description
Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.
Известны логические вычислители (см., например, рис.5.3 на стр.144 в книге Гутников B.C. Интегральная электроника в измерительных устройствах. Л.: Энергоатомиздат, 1988), которые реализуют простую симметричную булеву функцию τ2=х1х2∨х1х3∨х2х3, зависящую от трех аргументов - входных двоичных сигналов х1, х2, х3∈{0, 1}.
К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических вычислителей, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов х1,..., xn∈{0, 1}.
Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является, принятый за прототип, логический вычислитель (рис.2 в статье Савченко Ю.Г., Хмелевая А.В. О методах последовательной реализации симметричных булевых функций. // Автоматика и вычислительная техника. 1974. №3. С.24-29.), который содержит n-1 логических элементов И, n-1 логических элементов ИЛИ, n-разрядный регистр и реализует n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов х1,..., xn∈{0, 1}.
К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся сложная структура и зависимость длительности такта вычисления от количества n аргументов реализуемых функций, поскольку, соответственно, прототип имеет n информационных входов и длительность такта вычисления определяется выражением Δt=Δtp+(n-1)·Δtэ, где Δtp и Δtэ есть длительности задержек, вносимых регистром и логическим элементом.
Техническим результатом изобретения является упрощение структуры за счет уменьшения числа информационных входов в n раз, а также исключение зависимости между длительностью такта вычисления и количеством аргументов реализуемых функций.
Указанный технический результат при осуществлении изобретения достигается тем, что в логическом вычислителе, содержащем n-разрядный регистр, n-1 логических элементов И и n-1 логических элементов ИЛИ, особенность заключается в том, что в него введен n-й логический элемент ИЛИ, причем k-й выход n-разрядного регистра соединен со вторым входом k-го логического элемента ИЛИ и вторым входом k-го логического элемента И, а n-й выход n-разрядного регистра подключен к второму входу n-го логического элемента ИЛИ, выход k-го логического элемента И соединен с первым входом (k+1)-го логического элемента ИЛИ, а выход i-го логического элемента ИЛИ подключен к i-му входу n-разрядного регистра и образует i-й выход логического вычислителя, подсоединенного первым, вторым управляющими и информационным входами соответственно к входу сброса, входу записи n-разрядного регистра и объединенным первому входу первого логического элемента ИЛИ, первым входам первого - (n-1)-го логических элементов И.
На фиг.1 и фиг.2 представлены соответственно схема предлагаемого логического вычислителя и временные диаграммы управляющих сигналов.
Логический вычислитель содержит n логических элементов ИЛИ 11,..., 1n, n-1 логических элементов И 21,..., 2n-1 и n-разрядный регистр 3, причем выход элемента 2k соединен с первым входом элемента 1k+1, второй вход элемента 2k соединен с k-ым выходом регистра 3, второй вход элемента 1i соединен с i-ым выходом регистра 3, выход элемента 1i подсоединен к i-му входу регистра 3, первые входы элементов 21,..., 2n-1, и 11 подсоединены к информационному входу логического вычислителя, выход элемента 1, является i-ым выходом логического вычислителя, первый и второй управляющие входы которого соединены соответственно с входом сброса и входом записи регистра 3.
Работа предлагаемого логического вычислителя осуществляется следующим образом. На его первый, второй управляющие входы подаются соответственно импульсные сигналы Y1, Y2∈{0, 1} (фиг.2), причем период Т сигнала Y2 должен удовлетворять условию Т>Δt, где Δt=Δtp+2Δtэ, а Δtp и Δtэ есть длительности задержек, вносимых регистром и логическим элементом. Синхронно с задним фронтом импульса сигнала Y1 и передними фронтами первого,..., (n-1)-го импульсов сигнала Y2 на информационный вход логического вычислителя последовательно подаются двоичные сигналы X1 и Х2,..., Хn соответственно (фиг.2). Тогда сигнал на выходе элемента 1i будет определяться рекуррентным выражением
В представленной ниже таблице приведены значения выражения (1) при n=4.
W11=x1 | W12=x1∨x2 | W13=x1∨x2∨x3 | W14=x1∨x2∨x3∨x4 |
W21=0 | W22=x1x2 | W23=x1x2∨x1x3∨x2x3 | W24=x1x2∨x1x3∨x1x4∨x2x3∨x2x4∨x3x4 |
W31=0 | W32=0 | W33=x1x2x3 | W34=x1x2x3∨x1x2x4∨x1x3x4∨x2x3x4 |
W41=0 | W42=0 | W43=0 | W44=x1x2x3x4 |
Таким образом, на первом, втором,..., n-ом выходах предлагаемого логического вычислителя при j=n соответственно имеем:
где τ1,..., τn есть простые симметричные булевы функции (см. стр.126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974.). Отметим, что обнуление выходных сигналов регистра 3 и загрузка в него данных происходят соответственно по низкому уровню сигнала на входе сброса и по положительному перепаду (из "0" в "1") сигнала на входе записи, поэтому указанный регистр может быть аппаратно выполнен с помощью, например, микросхемы КР1533ИР38.
Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический вычислитель реализует n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, и обладает более простой по сравнению с прототипом структурой, так как имеет только один информационный вход. Кроме того, в предлагаемом логическом вычислителе отсутствует зависимость между длительностью такта вычисления и количеством n аргументов реализуемых функций, поскольку эта длительность определяется выражением Δt=Δtp+2Δtэ.
Claims (1)
- Логический вычислитель для реализации n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, содержащий n-разрядный регистр, n-1 логических элементов И и n-1 логических элементов ИЛИ, отличающийся тем, что в него введен n-й логический элемент ИЛИ, причем k-й выход n-разрядного регистра соединен со вторым входом k-го логического элемента ИЛИ и вторым входом k-го логического элемента И, а n-й выход n-разрядного регистра подключен к второму входу n-го логического элемента ИЛИ, выход k-го логического элемента И соединен с первым входом (k+1)-го логического элемента ИЛИ, а выход i-го логического элемента ИЛИ подключен к i-му входу n-разрядного регистра и образует i-й выход логического вычислителя, подсоединенного первым, вторым управляющими и информационным входами соответственно к входу сброса, входу записи n-разрядного регистра и объединенным первому входу первого логического элемента ИЛИ, первым входам первого - (n-1)-го логических элементов И.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2005134178/09A RU2294558C1 (ru) | 2005-11-03 | 2005-11-03 | Логический вычислитель |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2005134178/09A RU2294558C1 (ru) | 2005-11-03 | 2005-11-03 | Логический вычислитель |
Publications (1)
Publication Number | Publication Date |
---|---|
RU2294558C1 true RU2294558C1 (ru) | 2007-02-27 |
Family
ID=37990787
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2005134178/09A RU2294558C1 (ru) | 2005-11-03 | 2005-11-03 | Логический вычислитель |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2294558C1 (ru) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2595958C1 (ru) * | 2015-03-13 | 2016-08-27 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Логический вычислитель |
-
2005
- 2005-11-03 RU RU2005134178/09A patent/RU2294558C1/ru not_active IP Right Cessation
Non-Patent Citations (1)
Title |
---|
САВЧЕНКО Ю.Г., ХМЕЛЕВАЯ А.В. О методах последовательной реализации симметричных булевых функций. Автоматика и вычислительная техника. 1974, № 3, с.24-29. * |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2595958C1 (ru) * | 2015-03-13 | 2016-08-27 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Логический вычислитель |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
RU2281545C1 (ru) | Логический преобразователь | |
RU2647639C1 (ru) | Логический преобразователь | |
RU2294558C1 (ru) | Логический вычислитель | |
RU2300131C1 (ru) | Компаратор двоичных чисел | |
RU2542916C1 (ru) | Импульсный селектор | |
RU2300138C1 (ru) | Логический вычислитель | |
RU2282234C1 (ru) | Логический вычислитель | |
RU2621376C1 (ru) | Логический модуль | |
RU2276399C1 (ru) | Логический вычислитель | |
RU2626345C1 (ru) | Логический вычислитель | |
RU2248036C1 (ru) | Логический вычислитель | |
RU2504826C1 (ru) | Логический вычислитель | |
RU2335797C1 (ru) | Логический вычислитель | |
RU2595958C1 (ru) | Логический вычислитель | |
RU2641446C2 (ru) | Логический вычислитель | |
RU2718209C1 (ru) | Логический модуль | |
RU2294009C1 (ru) | Логический вычислитель | |
RU2626347C1 (ru) | Мажоритарный модуль для отказоустойчивых систем | |
RU2284567C1 (ru) | Логический вычислитель | |
RU2227931C1 (ru) | Логический вычислитель | |
RU2336555C1 (ru) | Логический вычислитель | |
RU2787334C1 (ru) | Компаратор двоичных чисел | |
RU2262734C1 (ru) | Логический вычислитель | |
RU2324219C1 (ru) | Логический вычислитель | |
RU2260837C1 (ru) | Логический вычислитель |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20071104 |